JPS6230529B2

JPS6230529B2 -

Info

Publication number: JPS6230529B2
Application number: JP54055762A
Authority: JP
Inventors: Kazuo Kato; Takao Sasayama; Takashi Sase
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-05-09
Filing date: 1979-05-09
Publication date: 1987-07-02
Also published as: DE3017669C2; DE3017669A1; JPS55147816A; US4396890A

Description

【発明の詳細な説明】本発明は負荷還増幅器に係り、特に半導体集積
回路化に好適な可変利得増幅器に関する。

従来、信号電圧を正確に任意の増幅率で増幅す
る可変利得増幅器としては、高精度演算抵抗で負
帰還を施した負帰還増幅器があるが、利得を広範
囲に変化するためには高精度抵抗器を多数必要と
し複雑、高価になり、また、高精度抵抗を含む回
路は半導体集積化が難しい等の欠点を有してい
た。そこでこれらの欠点を克服するために、パル
スのオン、オフのデユーテイ比コントロールすな
わち時比率制御による分圧回路を設けることが知
られている。これは、第１図に示すように、抵抗
１１１とコンデンサ１３０からなるCR平滑回路
の入力をスイツチ１５０で周期的に切換え、パル
スのオン、オフの周期T₀の時比率αに比例した
平滑直流出力を高入力インピーダンスのバツフア
−アンプ２００を介して取出すものであり、その
出力電圧V₀は、スイツチが理想的なものとすれ
ば、（Vi−V₀）αT₀1／Ｒ＝V₀（１−α）T₀1／Ｒ ∴V₀＝Viα …(1) と、印加電圧Viと時比率αによつて正確に決る
そして、抵抗１１１とコンデンサ１３０によつて
構成される第１図の時比率分圧回路は非常に正確
な制御が可能であるが、その反面非常に応答が遅
いという欠点を有する。例えば、CRの時定数を
τとして0.1％の精度を得るためにはτ500T₀、
整定に７τ要するとして3500T₀も必要になる。
そのため、サンプルホールド法を用いて、時定数
にほぼ等しいサンプリング周期で帰還制御し、数
サンプリング周期で整定するような回路も工夫さ
れているが、CR時定数をかなり正確にサンプリ
ング周期に合致させないと整数サイクルが多くな
ること、増幅作用がないこと、回路が複雑である
といつた欠点を有していた。

本発明の目的は、応答速度の速い高精度部品を
用いることなく、増幅度が正確で速応性のある可
変増幅器を提供することにある。

本発明は増幅器と、該増幅器の入出力間に負帰
還に接続された平滑フイルタと、周期的なオン・
オフ切換動作により、平滑フイルタに印加される
電圧の分圧回路を形成する一対の切換スイツチと
を備え、前記各切換スイツチの開閉時比率を変え
ることにより増幅器の負帰還率を制御できるよう
にした可変利得増幅器を構成したものである。す
なわち、負帰還回路中においては、その回路中の
遅れ時間は回路の一巡利得に反比例して短縮され
るところから、時比率回路を高利得増幅器の負帰
還回路として使用するようにしたものである。

以下、本発明の実施例について説明する。

第２図には、本発明の一実施例が示されてい
る。

図において、高利得、高入力インピーダンスの
演算増幅器２００の（＋）側入力端子には、入力
端子１０が接続されている。また、演算増幅器２
００の（−）側入力端子には、抵抗１１１、コン
デンサ１３０がそれぞれ接続されており、コンデ
ンサ１３０の他端は接地されており、抵抗１１１
の他端は、FET（電界効果トランジスタ）スイ
ツチ１６１のドレンに接続されている。この
FETスイツチ１６１のソースには、演算増幅器
２００の出力端子が接続されている。また、
FETスイツチ１６１のドレンと接地間にFETス
イツチ１６０が接続されており、インバータゲー
ト７０により、FETスイツチ１６１と逆位相関
係に接続されている。また、インバータゲート７
０には端子６０が、演算増幅器２００の出力端子
には、端子３０がそれぞれ接続されている。な
お、抵抗１１１とコンデンサ１３０によつてCR
フルタが構成されている。入力端子１０には、入
力電圧が印加され、端子６０には、オンオフの制
御入力が印加され、端子３０から出力電圧を取り
出すように構成されている。端子６０のオンオフ
制御周期はFETスイツチの動作速度が無視でき
る程度（の長い時間）に設定してあり、また抵抗
１１１とコンデンサ１３０による時定数はオンオ
フの周期に比較して十分長い時定数に選んであ
る。

以上のように構成されている本実施例で、い
ま、入力電圧をVi、出力電圧をV₀、FETスイツ
チ１６１がオンする時比率をα、抵抗１１１の値
をＲ、コンデンサ１３０の値をＣ、FETスイツ
チのオン抵抗をｒ_po1，ｒ_po2，（ｒ_po1−ｒ_po2）≪
Ｒ、増幅器２００の入力端子電圧をそれぞれe₁，
e₂とすると平衡状態ではそれぞれ次式が成立す
る。

e₁＝Vi （Ｖ_０−ｅ_２）αＴ_０／Ｃ（Ｒ＋ｒ_ｐｏ１）＝ｅ_２（
１−α）Ｔ_０／Ｃ（Ｒ＋ｒ_ｐｏ２）…(2) e₁＝e₂ ∴V₀＝Vi／α …(3) また、この回路のブロツク線図は第３図の如く
表わせ、その伝達関数Ｇ（ｓ）は次のようにな
る。

すなわち、１次遅れの時定数はループ利得Ｇ_A
α分の１になり増幅器の利得Ｇ_Aは非常に大きい
ので大幅に短縮され、通常数100〜数1000分の１
にできる。したがつて本実施例の可変利得増幅器
においては、FETスイツチ１６０，１６１を周
期的にオン・オフさせることにより、抵抗１１１
とコンデンサ１３０とからなる平滑フイルタに印
加される電圧の分圧回路を形成するようにしたた
め、時比率により演算増幅器２００の帰還率を変
えられ、しかも、一対のFETスイツチ１６０，
１６１が交互にオン・オフするので各スイツチの
オン抵抗が相殺され、利得が時比率αによつて正
確かつ広範囲に変化でき、しかも応答が高速にで
きる。

時比率制御においては、同一の時比率発生回路
によつて、異なつた２つの利得がとりうる。すな
わち例えば第２図でFETスイツチ１６０のオン
する時比率をαとすれば出力V₀は V₀＝Vi／１−α …(4) となる。時比率αを変える手段としては種々の方
法が用いられるが、１例としては、カウンタとデ
ジタルコンパレータとレジスタを用いる方法が周
知であり、必要な２進のビツト長で容易に発生す
ることができる。

本実施例における可変利得増幅器においては、
CRのフイルタは、利得や応答時間に対して敏感
でないため、抵抗には種々のものが使用しうる。
一例として、第４図にフイルタの抵抗としてデプ
リシヨン形電界効果トランジスタを使用した例が
示してある。

また、コンデンサには、集積回路において酸化
膜絶縁のMOS容量を利用することができる。

第４図には、本発明の第２の実施例が示されて
いる。

図において、端子１０は入力端子、端子３０は
出力端子、端子６０は制御入力端子である。演算
増幅器２００は反転入力形に接続されており、そ
の入力にはコンデンサ１３０、抵抗１１１からな
るCRフイルタが接続されており、抵抗１１１の
他端はFETスイツチ１５１を介して入力端子１
０に、FETスイツチ１５２を介して出力端子３
０に接続されている。またFETスイツチ１５
１，１５２はインバータゲート７０を介して互に
逆位相関係で駆動されるように構成されている。
またCRフイルタの時定数は、出力のリツプルが
所望の値以下になるように、オンオフの制御周期
T₀に比較して十分大きく選定されている。した
がつて端子１０の入力電圧Viを印加し、端子６
０に時比率αの制御パルスを印加すると、端子３
０の出力電圧V₀は、コンデンサ１３０の端子１
０からの流入電流と、端子３０への流出した電流
の各時間積が等しい状態で安定し、次式のような
値となる。

V₀＝−α／１−αVi …(5) また、その場合の入力インピーダンスはＲ／α
である。第４図の回路で端子６０が（１−α）の
時比率で制御される場合（FETスイツチ１５２
がαでオンする場合）には同様にして出力V₀は
次式のようになり、入力インピーダンスはＲ／
（１−α）となる。

V₀＝−１−α／α・Vi …(6) 以上の結果は、第４図示実施例が時比率で正確
かつ広範囲に利得が可変しうる反転増幅器である
ことを示している。また、この場合の応答も第３
図に示されるブロツク図で説明できるように、
CR時定数の一巡利得に反比例して短縮される。

第５図には、本発明の第３の実施例が示されて
いる。

図において、端子１０、端子２０は差動入力端
子であり、端子３０は出力端子である。演算増幅
器に接続されるCR平滑回路はコンデンサ１３０
と抵抗１１１，１１２によつて構成される差動形
のフイルタであり、抵抗は２分割されて、それぞ
れ、２極双投形の電子スイツチ１５０でオンオフ
制御される。この回路は、電子スイツチ１５０が
ａ側に閉じた期間に端子１０と２０の差電圧によ
つて平滑フイルタが充電され、電子スイツチ１５
０がｂ側に閉じた期間に端子３０の出力電圧（接
地電圧を基準にした）によつて放電され、コンデ
ンサ１３０の充放電荷が等しい平衡条件で出力電
圧が決まる。したがつて端子１０の電圧をV₁、
端子２０の電圧をV₂とし、スイツチ１５０のａ
側のオンの時比率をαとすれば、出力電圧V₀は V₀＝−α／１−α・（V₁−V₂） …(7) となる。同様にしてスイツチ１５０がｂ側オンの
時比率をαで制御した場合は次式のようになる。

V₀＝−１−α／α・（V₁−V₂） …(8) 入力インピーダンスは、フイルタの総抵抗をＲ
とすると、上記の(7)，(8)式の動作条件に対応して
Ｒ／α，Ｒ／１−αとなる。第４図の回路はフイ
ルタの抵抗を２分しているが、それぞれの抵抗が
等しいことを要しない。その理由は、抵抗はコン
デンサ１３０に対して直列であるため充放電条件
は抵抗比に無関係で定常的には入出力電圧の平衡
条件を乱すことがないためである。しかしながら
過渡的な平衡条件（ACコモンモード印加時等）
を問題にする場合には比抵抗が等しいことが望ま
しい。

第６図には、本発明の第４の実施例が示されて
いる。

図において、端子１０、端子２０は、差動入力
端子、端子３０、端子４０は、差動出力端子であ
る。また、２つの演算増幅器２１０，２２０の出
力側に電子スイツチ１５０を介して抵抗を分割し
た抵抗１１１，１１２、コンデンサ１３０によつ
て構成される差動形（平衡形）のCRフイルタの
入力端が接続されている。このCRフイルタの出
力端は演算増幅器２１０，２２０の各反転入力側
にそれぞれ接続されている。

いま、入力端子１０と入力端子２０との間に入
力電圧を印加し、電子スイツチ１５０を時比率で
制御すると出力端子３０と、出力端子４０との間
に入力電圧と時比率で決まる出力電圧が得られ
る。端子１０の電圧をV₁、端子２０の電圧を
V₂、端子３０の出力をV₃、端子４０の出力をV₄
とすると、差動出力（V₃−V₄）は、電子スイツチ
１５０がａ側でαの時比率を有する場合は(10)式よ
うになる。

V₀＝（V₃−V₄）＝（１−α）／α（V₁−V₂） …(10) 同様にして、電子スイツチ１５０がｂ側でαの
時比率をとる場合には(11)式のようになる。

V₀＝（V₃−V₄）＝α／（１−α）（V₁−V₂） …(11) αの制御範囲としては、０＜α＜１の任意の値
をとり得るから(10)，(11)式で明らかなように、第６
図図示実施例では１以下の利得も設定、制御し得
る。このことは従来の抵抗分圧形の正相入力差動
増幅器の欠点を解消する特徴である。

第７図には、本発明の第５の実施例が示されて
いる。

本実施例は、ダイナミツクブリツジ形の高入力
インピーダンス差動増幅器の回路構成に関するも
のである。また、本実施例は、第６図図示実施例
回路を前段増幅器とし、第５図図示実施例の増幅
器を後段に接続したものである。

したがつて、第７図図示実施例の増幅器として
の特性は、第６図図示実施例の増幅器としての特
性と、第５図図示実施例の増幅器としての特性と
の積となる。すなわち、図において、端子１０の
入力電圧をV₁、端子２０の入力電圧をV₂、端子
３０の出力電圧をV₀とし、電子スイツチ１５０
についてはｂ側、電子スイツチ３５０については
ａ側閉の時比率をαとすれば出力V₀は次のよう
になる。

V₀＝−（α／１−α）^２（V₁−V₂） …(12) 本実施例は、電子スイツチを２組有するので、
時比率制御の組合せは４通りあるが、第７図に示
されるような接続においては電子スイツチ１５
０，３５０が共にａ側、共にｂ側同期の組合せの
場合利得は時比率αの値に拘らず常に１となる。

第８図には、本発明の第６の実施例が示されて
いる。

本実施例は、第７図図示実施例にサンプルホー
ルド回路によるオフセツト補正回路を設けたもの
である。前述した実施例の可変利得増幅器は、利
得設定が正確かつ広範囲で応答も高速なものであ
るが、それには基本増幅器が十分正確なものでな
ければならない。従つて若し演算増幅器のオフセ
ツト電圧の存在等が無視できない場合に第８図に
示される本実施例が有用になる。

本実施例は、演算増幅器２１０，２２０，３０
０と時比率帰還平滑回路からなる差動増幅器と、
入力側に直列電子スイツチ４５０、並列電子スイ
ツチ４１０および演算増幅４００を含むサンプル
ホールド回路から構成される。差動増幅器の動作
については、前述の第７図図示実施例の動作と全
く同様であるが、各演算増幅器はオフセツト電圧
を有している場合がある。第８図図示本実施例の
動作は第９図に示すように、期間T₁，T₂，T₃の
モードから構成される。T₁はサンプルホールド
回路自身のオフセツト補正期間、T₂は差動増幅
器のオフセツト補正期間、T₃は差動増幅器の増
幅期間である。まずサンプルホールド回路のオフ
セツト補正期間T₁においては、電子スイツチ４
５０はａの位置でオンし、電子スイツチ４１０は
オンする。したがつて演算増幅器４００にオフセ
ツト電圧があると、電子スイツチ４１０、コンデ
ンサ４３０、抵抗４４０を介して演算増幅器４０
０の出力から接地電位に対して電流が流れ、コン
デンサ４３０には演算増幅器４００のオフセツト
電圧が充電されて平衡する。すなわち、電子スイ
ツチ４５０側からみると演算増幅器４００のオフ
セツト電圧は見掛上「０」である。次いで、T₂
では電子スイツチ４１０はオフ、４５０はｂ側オ
ン、５１０はオン、５５０はオフにする。したが
つて差動増幅器は入力側が接地されて、出力電圧
が「０」になるようにサンプルホールド回路で負
帰環された状態となり、差動増幅器出力電圧を
「０」とする電圧（オフセツト補正電圧）がコン
デンサ４２０に充電され、出力端子３０の電圧が
「０」となつて平衡する。次いでT₃の期間で、電
子スイツチ４５０はｃの位置（ホールド）、電子
スイツチ５１０オフ、５５０オンとなつて入力電
圧を印加し、増幅する。したがつて、差動増幅器
は入力電圧と電子スイツチ１５０，３５０を制御
する時比率αのみによつて正確に定められる電圧
を発生する可変利得増幅器となる。若し、演算増
幅器４００の差動増幅器出力端子３０から換算し
たオフセツト電圧が十分小さいとみなせる場合に
は、期間T₁を省略することができる。このよう
に演算増幅器にオフセツト電圧を有する場合であ
つても、本発明に係る可変利得増幅器が時比率制
御によつて定まる正確な増幅が可能になる。ま
た、本発明に係る可変利得増幅器は必要に応じて
上記の如く種々変形して使うことができる自由度
を有している。

以上説明したように、本発明によれば、応答速
度の速い高精度部品を用いずに応答速度の速い正
確な増幅度を得ることができる。

【図面の簡単な説明】

第１図は、時比率制御分圧器の原理を示す回路
図、第２図は、本発明の第１実施例を示す回路
図、第３図は、第２図図示実施例の伝達特性を示
すブロツク図、第４図は本発明の第２実施例を示
す回路図、第５図は、本発明の第３実施例を示す
回路図、第６図は、本発明の第４実施例を示す回
路図、第７図は、本発明の第５実施例を示す回路
図、第８図は、本発明の第６実施例を示す回路
図、第９図は、第８図図示実施例を示すタイムチ
ヤートである。１１１，１１２……抵抗、１３０……コンデン
サ、１５１，１５２，１６０，１６１……FET
スイツチ、１５０……電子スイツチ、２００，２
１０，２２０，３００，４００……演算増幅器。

Claims

【特許請求の範囲】１増幅器と、該増幅器の入出力間に負帰還に接
続された平滑フイルタと、周期的なオン・オフ切
換動作により、平滑フイルタに印加される電圧の
分圧回路を形成する一対の切換スイツチとを備
え、前記各切換スイツチの開閉時比率を変えるこ
とにより増幅器の負帰還率を制御できるようにし
たことを特徴とする可変利得増幅器。２特許請求の範囲第１項記載の発明において、
前記一対の切換スイツチを２個のFETをインバ
ータゲートによつて逆位相関係に接続して構成し
たことを特徴とする可変利得増幅器。３特許請求の範囲第１項または、第２項記載の
発明において、増幅器を反転増幅器としたことを
特徴とする可変利得増幅器。４特許請求の範囲第１項または第２項記載の発
明において、増幅器の入力を差動入力としたこと
を特徴とする可変利得増幅器。５特許請求の範囲第１項または第２項記載の発
明において、増幅器の入力を差動入力、出力を差
動出力としたことを特徴とする可変利得増幅器。６特許請求の範囲第１項または第２項記載の発
明において、増幅器をダイナミツクブリツジ形の
高入力インピーダンス差動増幅器としたことを特
徴とする可変利得増幅器。７特許請求の範囲第１項ないし第６項のうちい
ずれか１項記載の発明において、入力電圧“０”
の状態のときに出力電圧“０”の状態に制御する
オフセツト補正手段を備えたことを特徴とする可
変利得増幅器。８特許請求の範囲第７項記載の発明において、
前記増幅器の入出力間に接続されるサンプルホー
ルド用演算増幅器と、サンプルホールド用演算増
幅器の入力側に接続される第１のコンデンサと、
第１のコンデンサに直列接続される抵抗と、第１
のコンデンサと前記抵抗との接続点とサンプルホ
ールド用演算増幅器の出力側に接続される第２の
コンデンサと、サンプルホールド用演算増幅器の
入出力間を結ぶ回路を開閉する第１の電子スイツ
チと、前記抵抗と前記増幅器の出力側に接続さ
れ、第１・第２のコンデンサにそれぞれ充電され
るオフセツト電圧の充電回路を形成するための第
２の電子スイツチと、を含むサンプルホールド回
路により前記オフセツト補正手段を構成したこと
を特徴とする可変利得増幅器。