JP3212721B2 - 積分効果を有する位相判別整流器構成及びそれを利用した電圧制御発振器を有するｐｌｌ - Google Patents

積分効果を有する位相判別整流器構成及びそれを利用した電圧制御発振器を有するｐｌｌ

Info

Publication number
JP3212721B2
JP3212721B2 JP31404592A JP31404592A JP3212721B2 JP 3212721 B2 JP3212721 B2 JP 3212721B2 JP 31404592 A JP31404592 A JP 31404592A JP 31404592 A JP31404592 A JP 31404592A JP 3212721 B2 JP3212721 B2 JP 3212721B2
Authority
JP
Japan
Prior art keywords
capacitor
operational amplifier
switching means
input
phase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP31404592A
Other languages
English (en)
Other versions
JPH05259899A (ja
Inventor
キルシュレッヒナー ペーター
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics GmbH
Original Assignee
SGS Thomson Microelectronics GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS Thomson Microelectronics GmbH filed Critical SGS Thomson Microelectronics GmbH
Publication of JPH05259899A publication Critical patent/JPH05259899A/ja
Application granted granted Critical
Publication of JP3212721B2 publication Critical patent/JP3212721B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D1/00—Demodulation of amplitude-modulated oscillations
    • H03D1/22—Homodyne or synchrodyne circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Networks Using Active Elements (AREA)
  • Filters That Use Time-Delay Elements (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、２つの入力信号を連
結する積分効果を有する位相判別整流器構成及びそれを
利用した電圧制御発振器（ＶＣＯ）を有するＰＬＬに関
するものである。
【０００２】
【従来の技術】この発明と類似の整流器構成は、書物
“ＳＷＩＴＣＨＥＤ ＣＡＰＡＣＩＴＯＲ ＣＩＲＣＵ
ＩＴＳ”（Ｐ．Ｅ．Ａｌｌｅｎ， Ｅ．Ｓａｎｃｈｅｓ
−Ｓｉｎｅｎｎｃｉｏ共著， Ｖａｎ Ｎｏｓｔｒａｎ
ｄ Ｒｅｉｎｈｏｌｄ Ｃｏｍｐａｎｙ，Ｎｅｗ Ｙｏ
ｒｋ，１９８４，４５６〜４５７頁）により知られてい
る。
【０００３】出版物（Ｔｉｅｔｚｅ著， Ｕ．；Ｓｃｈ
ｅｎｋ， Ｃｈ．：Ｈａｌｂｌｅｉｔｅｒ−Ｓｃｈａｌ
ｔｕｎｇｓｔｅｃｈｎｉｋ，Ｂｅｒｌｉｎ，Ｓｐｒｉｎ
ｇｅｒ−Ｖｅｒｌａｇ，第５版，１９８４，６８３〜６
８７頁）には、位相判別整流器について明らかにされて
いる。位相判別整流器は、増幅要素の符号が入力電圧の
極性ではなく外部制御電圧によって適切に切り替えられ
るという付加価値増幅要素を有する増幅器として理解さ
れる。また、位相判別整流器として従来からのアナログ
乗算器を使用することも上述の文献により知られてい
る。
【０００４】位相判別整流器は、例えばＰＬＬ回路や復
調回路においてしばしば次段の積分器と共に使用され
る。コンデンサが演算増幅器における出力と反転入力と
の間に接続されていて、また積分されるべき信号が抵抗
器を介してその演算増幅器の反転入力に供給されている
ような演算増幅器を有する積分器は前述の文献（１９５
頁）により知られている。そのような積分器の時間的挙
動は抵抗器の抵抗Ｒとコンデンサの容量Ｃに基づく時定
数Ｒ・Ｃにより決定される。
【０００５】位相判別整流器と積分器を含んでいる構成
が集積回路（ＩＣ）、特に、積分器の時間的挙動に関し
て近似した許容誤差を有するＩＣの形で実現されている
場合には、切替型コンデンサ（ｓｗｉｔｃｈｅｄ ｃａ
ｐａｃｉｔｏｒ；ＳＣ）の技術が利用できる。この技術
によれば切替型コンデンサが抵抗器に取って代わり得
る。
【０００６】ＳＣ構成における積分器（以下、切替コン
デンサ型積分器という）は、文献ＥＰ−Ａ１−０ ０５
３ ０１４により知られおり、それを図１０に示す。そ
こで、演算増幅器ＯＰはその負帰還枝にコンデンサＣ２
を有している。演算増幅器ＯＰの反転入力は、ＣＭＯＳ
半導体スイッチＳＷ２を介してコンデンサＣ１の一端に
接続されており、コンデンサＣ１の他端には基準電圧が
供給されている。更にコンデンサＣ１のその一端は、Ｃ
ＭＯＳ半導体スイッチＳＷ１を介して信号源にも接続さ
れている。ＣＭＯＳ半導体スイッチＳＷ２は第１のクロ
ック信号φ２を基準として駆動されている。ＣＭＯＳ半
導体スイッチＳＷ１は、φ２に対して逆位相であって重
なり合うことのない第２のクロック信号φ１を基準とし
て駆動されている。この回路構成の動作中、ＣＭＯＳ半
導体スイッチＳＷ２が開き、またＣＭＯＳ半導体スイッ
チＳＷ１が閉じている間は、信号源の信号電圧により決
定される電荷がコンデンサＣ１に供給される。ＣＭＯＳ
半導体スイッチＳＷ２が閉じ、またＣＭＯＳ半導体スイ
ッチＳＷ１が開いているときは、この電荷はコンデンサ
Ｃ２に送られる。切替コンデンサ型積分器の時間的挙動
は、コンデンサＣ２の容量とコンデンサＣ１の容量に基
づく比Ｃ２／Ｃ１により決定される。集積回路において
はＲＣ値よりも２つの容量の比の方がかなり容易に調整
されうるという事実に基づき、切替コンデンサ型積分器
は集積回路としての導入に特に適している。
【０００７】図１１は、従来における積分効果を有する
位相判別整流器構成の基本回路図である。低域濾過とい
う挙動を除いては類似であるところの整流器構成が前述
の書物“ＳＷＩＴＣＨＥＤ ＣＡＰＡＣＩＴＯＲ ＣＩ
ＲＣＵＩＴＳ”により知られている。第１の入力は入力
信号Ｖｉｎを受け、また第２の入力は制御信号Ｔを受け
ているアナログ乗算器ＭＵＬＴの出力は、制御可能な切
替手段ＳＷ１を介してコンデンサＣ１０の一端に接続さ
れている。コンデンサＣ１０の他端は制御可能な切替手
段ＳＷ２を介して演算増幅器ＯＰの反転入力に接続され
ている。演算増幅器ＯＰの出力と反転入力の間にはコン
デンサＣ２が接続されている。コンデンサＣ１０の一端
と他端のおのおのは、それぞれ制御可能な切替手段ＳＷ
３と制御可能な切替手段ＳＷ４を介して基準電圧に選択
的に接続されている。この回路の動作サイクルは第１及
び第２の半周期からなる。第１半周期においては、２つ
の切替手段ＳＷ３及びＳＷ４は共に導通状態になってお
り、一方切替手段ＳＷ１及びＳＷ２は非導通状態になっ
ている。したがって、コンデンサＣ１０は放電される。
第２半周期においては、２つの切替手段ＳＷ３及びＳＷ
４は共に比導通状態になっており、切替手段ＳＷ１及び
ＳＷ２は導通状態になっている。したがって、アナログ
乗算器ＭＵＬＴの出力電圧に比例した電荷がコンデンサ
Ｃ２に送られ、周期的にそこに蓄積されていく。切替手
段ＳＷ１からＳＷ４の機能により切り替わるコンデンサ
Ｃ１０はそのようにしてオーム抵抗の如く振舞いをす
る。
【０００８】
【発明が解決しようとする課題】図１１における位相判
別整流器構成においては、その実現に多くの構成素子を
必要とするという不都合がある。積分器の時定数が非常
に大きい場合には、更に、容量比Ｃ２／Ｃ１０に非常に
大きな値を必要とすることから図１１における回路はも
はや集積回路としての実現に得策ではないという問題点
がある。
【０００９】この発明は上述のような事情から成された
ものであり、この発明の目的は、最小限の回路素子で構
成が可能であり、更に積分動作において非常に大きい時
定数の場合にも集積回路として構築されることに適して
いるような積分効果を有する位相判別整流器構成及びそ
れを利用した電圧制御発振器（ＶＣＯ）を有するＰＬＬ
を提供することにある。
【００１０】
【課題を解決するための手段】この発明は、積分効果を
有する位相判別整流器構成及びそれを利用した電圧制御
発振器を有するＰＬＬに関するものであり、この発明の
上記目的は、反転入力が第１のコンデンサを介して第１
の入力信号である入力信号源に接続されており、非反転
入力に基準電圧が供給されている演算増幅器と；その演
算増幅器の反転入力と出力との間に接続される第２のコ
ンデンサと；制御信号として提供されている第２の入力
信号により制御される制御可能な切替手段と；を有する
ところの前記第１及び前記第２の入力信号を連結する積
分効果を有する位相判別整流器構成において、一端が演
算増幅器の出力に接続され、他端が、切替手段を介して
その制御信号に応じて、前記反転入力に接続されるかも
しくは基準電圧に接続されるようになっている第３のコ
ンデンサを備えることによって達成される。また、請求
項１乃至請求項４のいずれかに基づく位相判別整流器構
成が並列に接続される電圧制御発振器を有し、その電圧
制御発振器の入力は位相判別整流器構成の出力に接続さ
れ、制御信号を受けるべき位相判別整流器構成の入力は
電圧制御発振器の出力に接続されている電圧制御発振器
を有するＰＬＬによって達成される。
【００１１】
【作用】この発明の位相判別整流器構成は、負帰還が第
２のコンデンサかもしくは第２と第３のコンデンサの並
列接続のものかのいずれかによってのみ決定される負帰
還演算増幅器を有効に利用している。制御信号が第３の
コンデンサを基準電圧に接続するかもしくは演算増幅器
の反転入力に接続するかのいずれであるかによって、第
２のコンデンサかもしくは第２と第３のコンデンサの並
列接続のものかのいずれか一方のみが演算増幅器の出力
と反転入力の間の負帰還において動作可能となる。した
がって、切替可能な負帰還、すなわち負帰還演算増幅器
による切替可能な増幅が提供される。２つのコンデンサ
が並列に接続されているときには、負帰還が第２のコン
デンサを介してのみ行なわれるときよりも、演算増幅器
の負帰還効果は大きく、また特定の入力信号において出
力信号は小さくなる。
【００１２】この発明の位相判別整流器構成の出力にお
いて、出力信号は入力信号と制御信号の位相差に依存し
ているということが重要な点である。両信号が同位相に
ある場合や１８０°の位相差がある場合には、平均値が
一定である出力信号が生成される。一方、両信号の位相
が異なっている場合にはいろいろな平均値を有する出力
信号となる。この発明による回路構成では判別（検出）
と積分の両効果を有していることになる。すなわち、積
分器の特性と共に位相判別整流器の特性をも併せ持って
いる。これらの機能の両方を共通に実現するためには、
１つの演算増幅器，３つのコンデンサ，及び切替手段が
ありさえすればよい。
【００１３】この発明の位相判別整流器構成に基づいて
多くの有効な応用が考えられる。例えば、ＰＬＬ回路，
周波数ミクサ回路，そして復調器である。
【００１４】この発明の位相判別整流器構成が例えばＰ
ＬＬ（Ｐｈａｓｅ ＬｏｃｋｅｄＬｏｏｐ；位相同期ル
ープ）において使用される場合には、この発明の位相判
別整流器構成に入力信号として供給される入力信号の周
波数に近付けられるべき周波数を有するところの電圧制
御発振器の出力信号を、切替手段に使用される制御信号
として使用する。入力信号と制御信号すなわち電圧制御
発振器の出力信号の間に１８０°以外の位相差がある限
りにおいては、電圧制御発振器に制御信号として供給さ
れるところのこの発明の位相判別整流器構成の出力信号
はいろいろな平均値を有するものとなる。電圧制御発振
器の周波数は平均値が一定になるまで変化する。この発
明の位相判別整流器構成における入力信号と出力信号の
間の位相差が０になるときがあるが、それはＰＬＬが入
力信号の周波数に同期したということを意味している。
【００１５】上述の説明は、この発明の位相判別整流器
構成は入力信号と制御信号の位相を一致させるように制
御を成しうる、ということに基づく。しかしながら、入
力信号と出力信号が９０°の位相差を成すように制御さ
れるべきとの要請に基づく回路応用もある。ただ後者の
場合は、例えば位相判別整流器構成に供給される制御信
号の信号ライン上に、単に９０°移相器を挿入すればよ
い。
【００１６】この発明の位相判別整流器構成の動作方式
は、充電の論議に基づいても説明しうる。すなわち、９
０°移相器がなく、例えば、入力信号と制御信号の間に
９０°の位相差があるとした場合、以下の論議が展開さ
れる。
【００１７】正弦波交流電圧が第１のコンデンサに入力
信号として供給される。入力信号の下降中は、第１のコ
ンデンサに蓄積された電荷は、演算増幅器の負帰還ルー
プに配置された第２のコンデンサに送られる。この間、
制御信号は第１のレベルにあり、第３のコンデンサの一
端には制御可能な切替手段により基準電圧が供給されて
いる。入力信号の上昇中は、第２のコンデンサに蓄積さ
れた電荷から第１のコンデンサに蓄積された電荷が差し
引かれる。しかしながら、この時間間隔における制御信
号は第２のレベルにあるとされるという事実に基づく結
果、第３のコンデンサは制御可能な切替手段を介して第
２のコンデンサに並列に接続される。したがって、第２
のコンデンサにわずかな電荷が残される。この動作が入
力信号についての各周期で繰り返されるので、このわず
かな電荷が蓄積されていく。
【００１８】請求項２に基づくこの発明の好適な実施態
様によれば、演算増幅器のオフセット補償が可能となる
ようになっている。結局、第３のコンデンサが、第１の
切替手段の同一の切替位置において演算増幅器の負帰還
に接続されたりされなかったりすることにより、第４の
コンデンサと協動してオフセット補償として使用され
る。
【００１９】このような動作とするため、第２及び第３
の切替手段は第２の制御信号により以下のように制御さ
れるようになっている。すなわち、第１の制御信号によ
って第３のコンデンサが基準電圧と接続されている時間
内における一部の時間において、第３のコンデンサが演
算増幅器の反転入力に接続されかつ第４のコンデンサが
基準電圧に接続され、一方、残りの時間は、第３のコン
デンサは第１の切替手段に接続されかつ第４のコンデン
サが第１のコンデンサに接続されるようにである。
【００２０】演算増幅器のオフセット補償それ自体は文
献ＤＥ ３４ ０１ ５１６ Ａ１により知られてい
る。しかしながら、ＳＣフィルタ，ＳＣ電圧増幅器もし
くはＤ／Ａ変換器の基本回路構成のひとつとしては知ら
れていない。
【００２１】
【実施例】以下、図面に基づいてこの発明の実施例につ
いて詳細に説明する。図１は、この発明における積分効
果を有する位相判別整流器構成の一実施例の回路図であ
る。同図において、信号源の出力は入力信号ＶＩＮとし
て第１のコンデンサＣ１０の一端に供給されている。第
１のコンデンサＣ１０の他端は演算増幅器ＯＰの反転入
力に直接接続されている。第２のコンデンサＣ２は前記
演算増幅器ＯＰの出力と反転入力の間に接続されてい
る。制御可能な切替手段ＳＷは第１端，第２端及び中央
端からなる。電気的制御信号Ｔに応じて、制御信号Ｔが
第１のレベルにあるときは、第２端が中央端に接続さ
れ、第１端は中央端に接続されず、一方、制御信号Ｔが
第２のレベルにあるときは、第２端は中央端に接続され
ず、第１端が中央端に接続される。第３のコンデンサＣ
３は演算増幅器ＯＰの出力と制御可能な切替手段ＳＷの
中央端との間に接続されている。すなわち、第３のコン
デンサＣ３の一端が制御可能な切替手段ＳＷの中央端に
接続され、第３のコンデンサＣ３の他端が演算増幅器Ｏ
Ｐの出力に接続されている。制御可能な切替手段ＳＷの
第２端には基準電圧が供給されており、一方、制御可能
な切替手段ＳＷの第１端は演算増幅器ＯＰの反転入力に
直接接続されている。演算増幅器ＯＰの非反転入力には
基準電圧が供給されている。演算増幅器ＯＰの出力をこ
の位相判別整流器構成の出力信号ＶＯＵＴとしている。
【００２２】この発明の位相判別整流器構成の動作方式
は、図２及び図３に示したタイムチャートにより更に詳
細に説明される。これらの図は入力信号ＶＩＮと制御信
号Ｔとの位相関係に関する２つの例からなっている。図
２に示された例においては、位相差Δφ＝９０°と仮定
されている。図３に示された例においては、位相差Δφ
＝１８０°、すなわち送位相と仮定されているが、位相
差Δφ＝０°の同位相の場合も同じ結果になるであろ
う。むろん入力信号と制御信号の間には他の任意の位相
差が存在する。
【００２３】この発明の位相判別整流器構成における図
１に示した実施例においては、第１のコンデンサＣ１０
により入力電圧ＶＩＮが演算増幅器ＯＰの反転入力に結
び付けられている。制御信号Ｔの瞬時値に応じて、切替
手段ＳＷにより、第３のコンデンサＣ３は第２のコンデ
ンサＣ２に並列に接続されてたり基準電圧もしくは接地
電圧が供給されたりする。このような基準により、演算
増幅器ＯＰは、交互に第２のコンデンサＣ２のみで構成
されたりコンデンサＣ２及びＣ３の並列接続で構成され
たりする切替え可能な負帰還を有することとなる。両コ
ンデンサが並列に接続されているときは演算増幅器ＯＰ
にとって負帰還効果はより大きくなり、コンデンサＣ２
のみを介して負帰還が行なわれるときよりも明示された
入力信号ＶＩＮにおいて出力信号はより小さくなる。
【００２４】演算増幅器ＯＰの負帰還により出力電圧Ｖ
ＯＵＴは入力電圧ＶＩＮよりも小さくなる。負帰還演算
増幅器ＯＰは図２及び図３に示すように１よりも小さい
増幅率を有する。Ｃ２とＣ３の並列接続の間及びそのよ
うなすべての時間、増幅率は１／５の値であり、負帰還
がＣ２のみで決定されるような間、増幅率は１／（３．
３）であるが、これは図２及び図３に示す具体例に関す
ることにすぎない。
【００２５】先ず、図２に示したタイムチャートによれ
ば、入力信号ＶＩＮの上昇中は両コンデンサＣ２及びＣ
３は並列に接続されており、一方入力信号ＶＩＮが下降
中はＣ２のみが有効となっている。出力信号ＶＯＵＴの
下降の後に出力信号ＶＯＵＴの上昇が続き、図２に示す
ように、その終点では、その間の入力信号のより大きな
増幅もしくはより小さな減衰により、出力信号ＶＯＵＴ
の最初の下降の起点よりも高い値となっている。出力信
号ＶＯＵＴの上昇曲線における相対的な終点のこのよう
な上昇は、出力信号ＶＯＵＴについてその後も続くの
で、その平均値も上昇する。これは図２において破線Ｍ
で示されている。
【００２６】入力信号ＶＩＮと制御信号Ｔとの間に９０
°の位相差がある場合にはこのように出力信号の平均値
Ｍは上昇し、このことは積分効果があることを意味して
いる。
【００２７】次に、入力信号ＶＩＮと制御信号Ｔとの位
相差がΔφ＝１８０°である図３に示した場合によれ
ば、入力信号ＶＩＮと出力信号ＶＯＵＴとの間の減衰は
連続する半周期相互において明らかに異なるものの、平
均値Ｍは一定となる。したがって、図２に示すような入
力信号ＶＩＮと制御信号Ｔとの間に９０°の位相差があ
る場合とは対照的に、積算された信号は一定となる。
【００２８】図２と図３との比較から、この発明による
回路は位相判別整流器としても積分器としても機能する
ということが分かる。
【００２９】この位相判別整流器構成の演算方式は充電
演算の基本において常時参照されうる。この相異なる見
方の結び付きは、電荷が容量及び電圧から生み出される
ものであるということに基づくことより、よく知られた
関係である。
【００３０】充電に関する以下の考察は、入力電圧は制
御電圧Ｔに対して９０°の位相差を有する正弦波交流電
圧であるという先の一例から始まる。この正弦波交流電
圧は第１のコンデンサＣ１０に入力信号ＶＩＮとして供
給される。入力信号ＶＩＮの下降中は、第１のコンデン
サＣ１０に蓄積された電荷は演算増幅器ＯＰの帰還ルー
プ内に配置された第２のコンデンサＣ２に送られる。制
御信号Ｔが第１のレベルにあるこの時間内は、第３のコ
ンデンサＣ３の一端には制御可能な切替手段ＳＷをもっ
てして基準電圧が供給されている。入力信号ＶＩＮの上
昇中は、第２のコンデンサＣ２に蓄積された電荷から第
１のコンデンサＣ１０に蓄積された電荷が差し引かれ
る。しかしながら、制御信号Ｔはこの時間において第２
のレベルにあるとされるという事実に基づく結果、第３
のコンデンサＣ３は制御可能な切替手段ＳＷを介して第
２のコンデンサＣ２に並列に接続される。したがって、
第２のコンデンサＣ２にわずかな電荷が残される。この
動作が入力信号ＶＩＮについての各周期で繰り返される
ので、このわずかな電荷が蓄積されていく。
【００３１】その積分器としての時定数τは、制御信号
Ｔのクロック周期をＴと表現すると数１に示されるよう
に表現される。
【００３２】
【数１】 数１に基づく時定数τの計算式においては第２のコンデ
ンサＣ２の容量は平方という形で適用されるということ
から、第２のコンデンサＣ２の容量と、第１のコンデン
サＣ１０と第３のコンデンサＣ３の容量の積との比を適
度に大きくすることにより大きな時定数を実現すること
が可能である。
【００３３】図４は、この発明における積分効果を有す
る位相判別整流器構成の第二の実施例の回路図であり、
オフセット補償が施されているものである。この回路設
計においては、第１，第２及び第３の制御可能な切替手
段ＳＷ１０１，ＳＷ１０２及びＳＷ１０３を有してい
る。制御可能な切替手段ＳＷ１０１，ＳＷ１０２及びＳ
Ｗ１０３のそれぞれは第１端，第２端及び中央端を有し
ている。特別の第１もしくは第２の電気的制御端子Ｔ，
Ｚの導入に基づき、特別の制御信号Ｔ，Ｚが第１のレベ
ルにあるときは第１端が中央端に接続されて第２端が中
央端に非接続となり、一方、それぞれの制御信号Ｔ，Ｚ
が第２の信号レベルにあるときは第１端が中央端に非接
続であって第２端が中央端に接続されている。
【００３４】信号源の出力は入力信号ＶＩＮとして第１
のコンデンサＣ１０の一端に供給されている。第１のコ
ンデンサＣ１０の他端は、直接的に、第２のコンデンサ
Ｃ２の一端，第１の制御信号Ｔに応じて制御可能な第１
の切替手段ＳＷ１０１の第１端，及び第２の制御信号Ｚ
に応じて制御可能な第３の切替手段ＳＷ１０３の第１端
に接続されている。第１の制御可能な切替手段ＳＷ
１０１の第２端及び第３の制御可能な切替手段ＳＷ
１０３の第２端には基準電圧が供給されている。第１の
制御可能な切替手段ＳＷ１０１の中央端は直接的に第２
の制御可能な切替手段ＳＷ１０２の一端に接続されてい
る。第２の制御可能な切替手段ＳＷ１０２の中央端と演
算増幅器ＯＰの出力との間に第３のコンデンサＣ３が接
続されている。すなわち、第３のコンデンサＣ３の一端
が第２の制御可能な切替手段ＳＷ１０２の中央端に接続
され、第３のコンデンサＣ３の他端が演算増幅器ＯＰの
出力に接続されている。第２の制御可能な切替手段ＳＷ
１０２の第２端は、演算増幅器ＯＰの反転入力に直接接
続されている。第２のコンデンサＣ２の他端は、演算増
幅器ＯＰの出力に直接接続されている。第４のコンデン
サＣＩは、第３の制御可能な切替手段ＳＷ１０３の中央
端と演算増幅器ＯＰの反転入力との間に接続されてい
る。演算増幅器ＯＰの非反転入力には基準電圧が供給さ
れている。演算増幅器ＯＰの出力をこの位相判別整流器
構成の出力信号ＶＯＵＴとしている。
【００３５】この発明における位相判別整流器構成の上
述の第二の実施例は、図５を参照しつつ以下のように説
明されるいくつかの動作条件で動作する。
【００３６】図５は、制御信号Ｔ及びＺのタイムチャー
トである。第１の制御信号Ｔは、第１（低）の信号レベ
ルか、または第２（高）の信号レベルのいずれかをとり
うる。第１の制御信号Ｔが第１のレベルにあるとされる
最初の時間間隔Ｔ１の始まりの部分に、第２の制御信号
Ｚが第１のレベルとなる更に短い第２の時間間隔Ｔ１１
がある。この間、第３のコンデンサＣ３の一端には、第
１の制御可能な切替手段ＳＷ１０１及び第２の制御可能
な切替手段ＳＷ１０２を介して基準電圧が供給されてい
るので、切替手段ＳＷ１０１，ＳＷ１０２及びＳＷ
１０３のこのような状態においては、第３のコンデンサ
Ｃ３は位相判別整流器構成のための機能を果たさない。
第２の時間間隔Ｔ１１の終了の後、第２の制御信号Ｚの
状態が変わる。すなわち、次の第３の時間間隔Ｔ１２の
間、第２のレベルとなる。この時間間隔Ｔ１２の間、図
４に示す回路の切替手段はその図に示すような状態とな
っている。丁度第２の時間間隔Ｔ１１と同じように完全
に第１の時間間隔内に位置しているこの第３の時間間隔
Ｔ１２の間、第４のコンデンサＣＩは、自動的に回路の
ゼロバランスをとるよう、第２及び第３の制御可能な切
替手段ＳＷ１０２，ＳＷ１０３を介して演算増幅器ＯＰ
のオフセット電圧に対応する量の電荷を受けいれる。
【００３７】正弦波交流電圧ＶＩＮが入力信号として第
１のコンデンサＣ１０の一端に供給されている。入力信
号ＶＩＮの下降中は、第１のコンデンサＣ１０に蓄えら
れた電荷が演算増幅器ＯＰの帰還ループに配置された第
２のコンデンサＣ２に送られる。この第１の時間間隔Ｔ
１の間、第１の制御信号Ｔが第２のレベルにあり、また
第２の制御信号Ｚが第１のレベルもしくは第２のレベル
にあることより、それに応じて前述の自動的なゼロバラ
ンスが行なわれるかもしくは第１及び第２の制御可能な
切替手段ＳＷ１０１及びＳＷ１０２により第３のコンデ
ンサＣ３の一端に基準電圧が供給される。入力信号Ｖ
ＩＮの上昇中は、第２のコンデンサＣ２に蓄積された電
荷から第１のコンデンサＣ１０に蓄積された電荷が差し
引かれる。しかしながら、第１の時間間隔Ｔ１に直接引
き続く第４の時間間隔Ｔ２においては第１の制御信号Ｔ
は第２のレベルにあって第２の制御信号Ｚは第１のレベ
ルにあるされることから、第３のコンデンサＣ３は制御
可能な切替手段ＳＷ１０１及びＳＷ１０２を介して第２
のコンデンサＣ２に並列に接続されている。したがっ
て、第２のコンデンサＣ２にわずかな電荷が残される。
この動作が入力信号ＶＩ Ｎについての各周期で繰り返さ
れるので、このわずかな電荷が蓄積されていく。
【００３８】図５は、入力電圧ＶＩＮ及び出力電圧Ｖ
ＯＵＴ並びに制御信号Ｔ及びＺの間の関係を明確にする
ため入力電圧ＶＩＮ及び出力電圧ＶＯＵＴを描いた図で
ある。そこでは、単なる例ではあるが、入力電圧ＶＩＮ
と出力電圧ＶＯＵＴの位相が一致している場合を示して
いる。図５に示したタイムチャートは、入力電圧
ＶＩＮ，出力電圧ＶＯＵＴ及び制御信号Ｔに関して図３
と対応している。
【００３９】図１と図４とを比較すると、切替手段ＳＷ
１０２によりコンデンサＣ３が切替手段ＳＷ１０１に接
続されているとき、図４に示した実施例が図１に示した
実施例と同様の動作をするということが分かる。図５に
示した例においては、このような状態は制御信号Ｚが作
用する時間間隔Ｔ１２以外の時間において保たれる。こ
の時間中、コンデンサＣＩは、切替手段ＳＷ１０３によ
りコンデンサＣ１０とＣ２の間の接点に接続される。
【００４０】制御信号Ｚが作用する時間間隔Ｔ１２の
間、コンデンサＣ３は切替手段ＳＷ１ ０２を介して演算
増幅器の反転入力に接続されており、切替手段ＳＷ
１０３を介して基準電圧もしくは接地電圧がコンデンサ
ＣＩに供給されている。このようにして、第３のコンデ
ンサＣ３は２つの機能を有することとなる。すなわち、
制御信号Ｔが作用する時間間隔Ｔ２の間、Ｃ３は演算増
幅器ＯＰの負帰還において協動する。また、制御信号Ｔ
が作用する他の半周期時間Ｔ１内であって制御信号Ｚが
作用する時間間隔Ｔ１２の間は、Ｃ３はオフセット補償
において協動する。このように、第３のコンデンサＣ３
は、演算増幅器ＯＰの負帰還において協動しないとき
は、オフセット補償のためにのみ用いられる。
【００４１】好適な実施例において、制御可能な切替手
段はバイポーラトランジスタもしくはＭＯＳトランジス
タを使用することにより構成される。
【００４２】図６は、この発明の位相判別整流器構成の
入力端に供給される正弦波入力電圧ＶＩＮのタイムチャ
ートである。同図における信号パターンは、時間軸ｔに
ついて異なるスケールであることを除けば、図２及び図
３におけるＶＩＮの信号パターンに対応している。
【００４３】図７は、図２に示した態様の出力電圧Ｖ
ＯＵＴの信号パターンを示す図であり、図２のものと比
較して時間軸ｔについて異なるスケールを用いて再度描
いたものである。図７における連続する破線は、図２に
おいて直線的に上昇する平均値の破線、すなわちＭと印
された破線に対応している。図７における平均値線Ｍに
は正弦波パターンが重なっている。この正弦波パターン
は図２における出力電圧ＶＯＵＴの正弦波パターンに対
応するものであり、平均値線Ｍに伴って上昇する。
【００４４】平均値Ｍに重なるところの出力電圧Ｖ
ＯＵＴの正弦波パターンが外乱の影響を有しているよう
な応用回路においては、例えばサンプル／ホールド回路
のように、演算増幅器ＯＰの出力より下段の回路構成に
より平滑化を実現することができる。
【００４５】この発明の位相判別整流器構成の応用例と
してはＰＬＬにおけるその使用がある。
【００４６】図８は、従来の回路構成を有するＰＬＬを
示す図である。ここで、電圧制御発振器ＶＣＯは、直列
接続を成している従来の位相判別整流器１１及び従来の
積分器１３と並列に接続されている。位相判別整流器１
１には固定されているＶＣＯの周波数のもとで入力信号
ＶＩＮが供給されている。ＶＣＯの出力信号は制御信号
Ｔという形で位相判別整流器に第２の入力信号として供
給される。積分器１３の出力信号ＶＯＵＴはＶＣＯに入
力信号として送られている。
【００４７】図９は、この発明に基づく位相判別整流器
構成１５を構成として有するＰＬＬを示す図である。後
者すなわち位相判別整流器構成１５は例えば図１に基づ
いて構成される。その出力電圧ＶＯＵＴはＶＣＯを制御
する。後者すなわちＶＣＯの出力信号Ｔは、位相判別整
流器構成１５により位相に関して入力信号ＶＩＮと比較
される。
【００４８】
【発明の効果】この発明の構成によれば多くの有意義な
効果がある。この発明の構成では、従来の回路が必要と
する素子よりもかなり少ない最小限の素子しか必要とし
ない。更に、集積回路もしくはその種の回路の一部とし
て使用することに特に適している。この発明によれば小
さな容量で非常に大きな時定数を実現する回路を作り上
げることができる。このことにより、この発明の構成が
集積回路において使用されることの適合性も増してい
る。
【００４９】この発明に基づいて設計されたＰＬＬによ
れば、電圧制御発振器ＶＣＯは、位相判別整流器として
の機能と積分器としての機能の両方を同時に持ち合わせ
た単一回路のみと協動する。そのような構成のＰＬＬ
は、比較的わずかな数の回路素子しか必要としない。こ
のことはモノリシック集積回路の面からすれば特に有効
であり、かつ重要である。
【図面の簡単な説明】
【図１】この発明における積分効果を有する位相判別整
流器構成の一実施例の回路図である。
【図２】この発明の位相判別整流器構成の動作方式を示
すものであって、入力信号ＶＩ Ｎと制御信号Ｔとの位相
差がΔφ＝９０°である場合の信号パターンを示すタイ
ムチャートである。
【図３】この発明の位相判別整流器構成の動作方式を示
すものであって、入力信号ＶＩ Ｎと制御信号Ｔとの位相
差がΔφ＝１８０°である場合の信号パターンを示すタ
イムチャートである。
【図４】この発明における積分効果を有する位相判別整
流器構成の第二の実施例の回路図である。
【図５】制御信号Ｔ及びＺを含む信号パターンを示すタ
イムチャートである。
【図６】この発明の位相判別整流器構成の入力端に供給
される正弦波入力電圧ＶＩＮの出力電圧を示すタイムチ
ャートである。
【図７】図６に示す電圧が入力に供給されたときのこの
発明の位相判別整流器構成の出力電圧を示すタイムチャ
ートである。
【図８】従来の回路構成を示すＰＬＬを示す図である。
【図９】この発明の位相判別整流器構成を使用したＰＬ
Ｌを示す図である。
【図１０】文献ＥＰ−Ａ１−０ ０５３ ０１４に記載
されたＳＣ構成における積分器を示す図である。
【図１１】従来における積分効果を有する位相判別整流
器構成の基本回路図である。
【符号の説明】
ＯＰ 演算増幅器 Ｃ１０ 第１のコンデンサ Ｃ２ 第２のコンデンサ Ｃ３ 第３のコンデンサ ＣＩ 第４のコンデンサ ＳＷ 切替手段 ＳＷ１０１ 第１の切替手段 ＳＷ１０２ 第２の切替手段 ＳＷ１０３ 第３の切替手段 ＶＩＮ 正弦波入力電圧
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−28205（ＪＰ，Ａ) 特開 昭63−199510（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/085 H03D 3/02 H03H 19/00 H03L 7/093

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 反転入力が第１のコンデンサ（Ｃ１０）
    を介して第１の入力信号である入力信号源（ＶＩＮ）に
    接続されており、非反転入力に基準電圧が供給されてい
    る演算増幅器（ＯＰ）と；その演算増幅器（ＯＰ）の反
    転入力と出力との間に接続される第２のコンデンサ（Ｃ
    ２）と；制御信号（Ｔ）として提供されている第２の入
    力信号により制御される制御可能な切替手段（ＳＷ）
    と；を有するところの前記第１及び前記第２の入力信号
    を連結する積分効果を有する位相判別整流器構成におい
    て、一端が演算増幅器（ＯＰ）の出力に接続され、他端
    が、切替手段（ＳＷ）を介してその制御信号（Ｔ）に応
    じて、前記反転入力に接続されるかもしくは基準電圧に
    接続されるようになっている第３のコンデンサ（Ｃ３）
    を備えるようにしたことを特徴とする積分効果を有する
    位相判別整流器構成。
  2. 【請求項２】演算増幅器（ＯＰ）のオフセット補償を行
    なうため；前記第３のコンデンサ（Ｃ３）について演算
    増幅器（ＯＰ）の出力に接続されていない側は、第２の
    切替手段（ＳＷ１０２）を介して、第１の切替手段（Ｓ
    Ｗ１０１）かもしくは演算増幅器（ＯＰ）の反転入力の
    いずれかに接続され；一端が演算増幅器（ＯＰ）の反転
    入力に接続され、他端が、第３の切替手段（Ｓ
    Ｗ１０３）を介して、第２のコンデンサについて演算増
    幅器（ＯＰ）の出力に接続されていない側に接続される
    かもしくは基準電圧に制御可能に接続されるようになっ
    ている第４のコンデンサ（ＣＩ）を備え；第２（ＳＷ
    １０２）及び第３（ＳＷ１０３）の切替手段は、第２の
    制御信号（Ｚ）により、第１の切替手段（ＳＷ１０１）
    により第３のコンデンサが基準電圧と接続されている第
    １の制御信号（Ｔ）の周期時間内における一部の時間
    （Ｔ12）において、第３のコンデンサ（Ｃ３）が演算増
    幅器（ＯＰ）の反転入力に接続されかつ第４のコンデン
    サ（ＣＩ）が基準電圧に接続され、一方、残りの時間
    は、第３のコンデンサ（Ｃ３）は第１の切替手段（ＳＷ
    １０１）に接続されかつ第４のコンデンサ（ＣＩ）が第
    １のコンデンサ（Ｃ１０）に接続されるように制御可能
    になっている請求項１に記載の積分効果を有する位相判
    別整流器構成。
  3. 【請求項３】 制御可能な切替手段（ＳＷ，Ｓ
    Ｗ１０１，ＳＷ１０２，ＳＷ１０ ３）はトランジスタで
    構成されている請求項１または請求項２に記載の積分効
    果を有する位相判別整流器構成。
  4. 【請求項４】 演算増幅器（ＯＰ）の出力の下段に接続
    されるサンプル／ホールド回路を構成として含む請求項
    １乃至請求項３に記載の積分効果を有する位相判別整流
    器構成。
  5. 【請求項５】 請求項１乃至請求項４のいずれかに基づ
    く位相判別整流器構成が並列に接続される電圧制御発振
    器（ＶＣＯ）を有し、その電圧制御発振器（ＶＣＯ）の
    入力は位相判別整流器構成（１５）の出力に接続され、
    制御信号（Ｔ）を受けるべき位相判別整流器構成（１
    ５）の入力は電圧制御発振器（ＶＣＯ）の出力に接続さ
    れていることを特徴とする電圧制御発振器（ＶＣＯ）を
    有するＰＬＬ。
JP31404592A 1991-10-29 1992-10-29 積分効果を有する位相判別整流器構成及びそれを利用した電圧制御発振器を有するｐｌｌ Expired - Fee Related JP3212721B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE4135644A DE4135644C1 (ja) 1991-10-29 1991-10-29
DE4135644.6 1991-10-29

Publications (2)

Publication Number Publication Date
JPH05259899A JPH05259899A (ja) 1993-10-08
JP3212721B2 true JP3212721B2 (ja) 2001-09-25

Family

ID=6443669

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31404592A Expired - Fee Related JP3212721B2 (ja) 1991-10-29 1992-10-29 積分効果を有する位相判別整流器構成及びそれを利用した電圧制御発振器を有するｐｌｌ

Country Status (4)

Country Link
US (1) US5376891A (ja)
EP (1) EP0540906B1 (ja)
JP (1) JP3212721B2 (ja)
DE (2) DE4135644C1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI93684C (fi) * 1993-04-23 1995-05-10 Nokia Mobile Phones Ltd Menetelmä signaalin käsittelemiseksi ja menetelmän mukainen signaalinkäsittelypiiri
US5659269A (en) * 1995-03-13 1997-08-19 Harris Corporation Zero phase error switched-capacitor phase locked loop filter
FR2766001A1 (fr) * 1997-07-11 1999-01-15 Philips Electronics Nv Echantillonneur-bloqueur
US6975845B2 (en) * 2002-01-22 2005-12-13 Nokia Corporation Direct conversion receiver architecture
JP4460862B2 (ja) 2003-09-05 2010-05-12 ヴェリジー（シンガポール） プライベート リミテッド 半導体スイッチを用いた増幅装置
JP2005348110A (ja) * 2004-06-03 2005-12-15 Toyota Industries Corp イメージ除去回路
DE102013011790B4 (de) * 2013-07-16 2016-12-22 Micronas Gmbh Überwachungssystem
US9076554B1 (en) * 2014-01-21 2015-07-07 Aeroflex Colorado Springs Inc. Low-noise low-distortion signal acquisition circuit and method with reduced area utilization
US10153751B2 (en) * 2017-01-23 2018-12-11 Samsung Display Co., Ltd. Second order switched capacitor filter
US11165286B1 (en) * 2020-06-12 2021-11-02 Stmicroelectronics Asia Pacific Pte Ltd Adaptive baseline correction for delta amplification

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1402141A (en) * 1972-05-22 1975-08-06 Dawnay Faulkner Associates Ltd Phase-sensitive detector circuit arrangements
JPS5787620A (en) * 1980-11-20 1982-06-01 Fujitsu Ltd Clock generating circuit
JPS58125909A (ja) * 1982-01-21 1983-07-27 Nec Corp スイツチドキヤパシタフイルタ
US4543546A (en) * 1983-04-20 1985-09-24 Magnavox Government And Industrial Electronics Company Switched capacitor circuit with minimized switched capacitance
DE3401516C2 (de) * 1984-01-18 1986-10-16 ANT Nachrichtentechnik GmbH, 7150 Backnang Aktives Netzwerk mit geschalteten Kondensatoren und einem Operationsverstärker
US4543534A (en) * 1984-05-04 1985-09-24 The Regeants Of University Of Calif. Offset compensated switched capacitor circuits
US4894620A (en) * 1988-04-11 1990-01-16 At&T Bell Laboratories Switched-capacitor circuit with large time constant

Also Published As

Publication number Publication date
EP0540906A1 (de) 1993-05-12
JPH05259899A (ja) 1993-10-08
US5376891A (en) 1994-12-27
DE4135644C1 (ja) 1993-03-04
EP0540906B1 (de) 1997-08-06
DE59208775D1 (de) 1997-09-11

Similar Documents

Publication Publication Date Title
JP3212721B2 (ja) 積分効果を有する位相判別整流器構成及びそれを利用した電圧制御発振器を有するｐｌｌ
FI97579C (fi) Vaihelukitun silmukan silmukkasuodatin
US4496858A (en) Frequency to voltage converter
US4682102A (en) Solid state watthour meter with switched-capacitor integration
US4329599A (en) Switched-capacitor cosine filter
RU2144213C1 (ru) Схема интегратора с частотной модуляцией
US4786863A (en) Solid state watthour meter with switched-capacitor integration
JPS6230529B2 (ja)
JPH06503220A (ja) スイッチキャパシタ零交差点検出器を有するトーン受信機
JP3483565B2 (ja) 複数の入力信号を積分する方法および装置
NL8205016A (nl) Digitaal lusfilter.
JPH0199433A (ja) バランス型正負電流源回路
US6744296B1 (en) Circuits and methods for accurately setting a phase shift
EP0105369B1 (en) Combined phase detector and low pass filter
US4642489A (en) Sampled data amplitude linear phase detector
JPH05243857A (ja) オフセット不感型スイッチトキャパシタ増幅回路
JP2890537B2 (ja) 位相同期発振器
JPS63240215A (ja) Ｐｌｌ回路
SU614442A1 (ru) Операционный усилитель
JPS60154399A (ja) サンプルホ−ルド回路
JP2908903B2 (ja) Ｐｌｌロック検出装置
JP2957796B2 (ja) 移相回路
JPH0787339B2 (ja) 同期検波器
JPH0434850B2 (ja)
JPH05191211A (ja) スイッチト・キャパシタ逆相積分器

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees