JP3212721B2 - 積分効果を有する位相判別整流器構成及びそれを利用した電圧制御発振器を有するpll - Google Patents
積分効果を有する位相判別整流器構成及びそれを利用した電圧制御発振器を有するpllInfo
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D1/00—Demodulation of amplitude-modulated oscillations
- H03D1/22—Homodyne or synchrodyne circuits
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- Amplifiers (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【0001】
【産業上の利用分野】この発明は、2つの入力信号を連
結する積分効果を有する位相判別整流器構成及びそれを
利用した電圧制御発振器(VCO)を有するPLLに関
するものである。
結する積分効果を有する位相判別整流器構成及びそれを
利用した電圧制御発振器(VCO)を有するPLLに関
するものである。
【0002】
【従来の技術】この発明と類似の整流器構成は、書物
“SWITCHED CAPACITOR CIRCU
ITS”(P.E.Allen, E.Sanches
−Sinenncio共著, Van Nostran
d Reinhold Company,New Yo
rk,1984,456〜457頁)により知られてい
る。
“SWITCHED CAPACITOR CIRCU
ITS”(P.E.Allen, E.Sanches
−Sinenncio共著, Van Nostran
d Reinhold Company,New Yo
rk,1984,456〜457頁)により知られてい
る。
【0003】出版物(Tietze著, U.;Sch
enk, Ch.:Halbleiter−Schal
tungstechnik,Berlin,Sprin
ger−Verlag,第5版,1984,683〜6
87頁)には、位相判別整流器について明らかにされて
いる。位相判別整流器は、増幅要素の符号が入力電圧の
極性ではなく外部制御電圧によって適切に切り替えられ
るという付加価値増幅要素を有する増幅器として理解さ
れる。また、位相判別整流器として従来からのアナログ
乗算器を使用することも上述の文献により知られてい
る。
enk, Ch.:Halbleiter−Schal
tungstechnik,Berlin,Sprin
ger−Verlag,第5版,1984,683〜6
87頁)には、位相判別整流器について明らかにされて
いる。位相判別整流器は、増幅要素の符号が入力電圧の
極性ではなく外部制御電圧によって適切に切り替えられ
るという付加価値増幅要素を有する増幅器として理解さ
れる。また、位相判別整流器として従来からのアナログ
乗算器を使用することも上述の文献により知られてい
る。
【0004】位相判別整流器は、例えばPLL回路や復
調回路においてしばしば次段の積分器と共に使用され
る。コンデンサが演算増幅器における出力と反転入力と
の間に接続されていて、また積分されるべき信号が抵抗
器を介してその演算増幅器の反転入力に供給されている
ような演算増幅器を有する積分器は前述の文献(195
頁)により知られている。そのような積分器の時間的挙
動は抵抗器の抵抗Rとコンデンサの容量Cに基づく時定
数R・Cにより決定される。
調回路においてしばしば次段の積分器と共に使用され
る。コンデンサが演算増幅器における出力と反転入力と
の間に接続されていて、また積分されるべき信号が抵抗
器を介してその演算増幅器の反転入力に供給されている
ような演算増幅器を有する積分器は前述の文献(195
頁)により知られている。そのような積分器の時間的挙
動は抵抗器の抵抗Rとコンデンサの容量Cに基づく時定
数R・Cにより決定される。
【0005】位相判別整流器と積分器を含んでいる構成
が集積回路(IC)、特に、積分器の時間的挙動に関し
て近似した許容誤差を有するICの形で実現されている
場合には、切替型コンデンサ(switched ca
pacitor;SC)の技術が利用できる。この技術
によれば切替型コンデンサが抵抗器に取って代わり得
る。
が集積回路(IC)、特に、積分器の時間的挙動に関し
て近似した許容誤差を有するICの形で実現されている
場合には、切替型コンデンサ(switched ca
pacitor;SC)の技術が利用できる。この技術
によれば切替型コンデンサが抵抗器に取って代わり得
る。
【0006】SC構成における積分器(以下、切替コン
デンサ型積分器という)は、文献EP−A1−0 05
3 014により知られおり、それを図10に示す。そ
こで、演算増幅器OPはその負帰還枝にコンデンサC2
を有している。演算増幅器OPの反転入力は、CMOS
半導体スイッチSW2を介してコンデンサC1の一端に
接続されており、コンデンサC1の他端には基準電圧が
供給されている。更にコンデンサC1のその一端は、C
MOS半導体スイッチSW1を介して信号源にも接続さ
れている。CMOS半導体スイッチSW2は第1のクロ
ック信号φ2を基準として駆動されている。CMOS半
導体スイッチSW1は、φ2に対して逆位相であって重
なり合うことのない第2のクロック信号φ1を基準とし
て駆動されている。この回路構成の動作中、CMOS半
導体スイッチSW2が開き、またCMOS半導体スイッ
チSW1が閉じている間は、信号源の信号電圧により決
定される電荷がコンデンサC1に供給される。CMOS
半導体スイッチSW2が閉じ、またCMOS半導体スイ
ッチSW1が開いているときは、この電荷はコンデンサ
C2に送られる。切替コンデンサ型積分器の時間的挙動
は、コンデンサC2の容量とコンデンサC1の容量に基
づく比C2/C1により決定される。集積回路において
はRC値よりも2つの容量の比の方がかなり容易に調整
されうるという事実に基づき、切替コンデンサ型積分器
は集積回路としての導入に特に適している。
デンサ型積分器という)は、文献EP−A1−0 05
3 014により知られおり、それを図10に示す。そ
こで、演算増幅器OPはその負帰還枝にコンデンサC2
を有している。演算増幅器OPの反転入力は、CMOS
半導体スイッチSW2を介してコンデンサC1の一端に
接続されており、コンデンサC1の他端には基準電圧が
供給されている。更にコンデンサC1のその一端は、C
MOS半導体スイッチSW1を介して信号源にも接続さ
れている。CMOS半導体スイッチSW2は第1のクロ
ック信号φ2を基準として駆動されている。CMOS半
導体スイッチSW1は、φ2に対して逆位相であって重
なり合うことのない第2のクロック信号φ1を基準とし
て駆動されている。この回路構成の動作中、CMOS半
導体スイッチSW2が開き、またCMOS半導体スイッ
チSW1が閉じている間は、信号源の信号電圧により決
定される電荷がコンデンサC1に供給される。CMOS
半導体スイッチSW2が閉じ、またCMOS半導体スイ
ッチSW1が開いているときは、この電荷はコンデンサ
C2に送られる。切替コンデンサ型積分器の時間的挙動
は、コンデンサC2の容量とコンデンサC1の容量に基
づく比C2/C1により決定される。集積回路において
はRC値よりも2つの容量の比の方がかなり容易に調整
されうるという事実に基づき、切替コンデンサ型積分器
は集積回路としての導入に特に適している。
【0007】図11は、従来における積分効果を有する
位相判別整流器構成の基本回路図である。低域濾過とい
う挙動を除いては類似であるところの整流器構成が前述
の書物“SWITCHED CAPACITOR CI
RCUITS”により知られている。第1の入力は入力
信号Vinを受け、また第2の入力は制御信号Tを受け
ているアナログ乗算器MULTの出力は、制御可能な切
替手段SW1を介してコンデンサC10の一端に接続さ
れている。コンデンサC10の他端は制御可能な切替手
段SW2を介して演算増幅器OPの反転入力に接続され
ている。演算増幅器OPの出力と反転入力の間にはコン
デンサC2が接続されている。コンデンサC10の一端
と他端のおのおのは、それぞれ制御可能な切替手段SW
3と制御可能な切替手段SW4を介して基準電圧に選択
的に接続されている。この回路の動作サイクルは第1及
び第2の半周期からなる。第1半周期においては、2つ
の切替手段SW3及びSW4は共に導通状態になってお
り、一方切替手段SW1及びSW2は非導通状態になっ
ている。したがって、コンデンサC10は放電される。
第2半周期においては、2つの切替手段SW3及びSW
4は共に比導通状態になっており、切替手段SW1及び
SW2は導通状態になっている。したがって、アナログ
乗算器MULTの出力電圧に比例した電荷がコンデンサ
C2に送られ、周期的にそこに蓄積されていく。切替手
段SW1からSW4の機能により切り替わるコンデンサ
C10はそのようにしてオーム抵抗の如く振舞いをす
る。
位相判別整流器構成の基本回路図である。低域濾過とい
う挙動を除いては類似であるところの整流器構成が前述
の書物“SWITCHED CAPACITOR CI
RCUITS”により知られている。第1の入力は入力
信号Vinを受け、また第2の入力は制御信号Tを受け
ているアナログ乗算器MULTの出力は、制御可能な切
替手段SW1を介してコンデンサC10の一端に接続さ
れている。コンデンサC10の他端は制御可能な切替手
段SW2を介して演算増幅器OPの反転入力に接続され
ている。演算増幅器OPの出力と反転入力の間にはコン
デンサC2が接続されている。コンデンサC10の一端
と他端のおのおのは、それぞれ制御可能な切替手段SW
3と制御可能な切替手段SW4を介して基準電圧に選択
的に接続されている。この回路の動作サイクルは第1及
び第2の半周期からなる。第1半周期においては、2つ
の切替手段SW3及びSW4は共に導通状態になってお
り、一方切替手段SW1及びSW2は非導通状態になっ
ている。したがって、コンデンサC10は放電される。
第2半周期においては、2つの切替手段SW3及びSW
4は共に比導通状態になっており、切替手段SW1及び
SW2は導通状態になっている。したがって、アナログ
乗算器MULTの出力電圧に比例した電荷がコンデンサ
C2に送られ、周期的にそこに蓄積されていく。切替手
段SW1からSW4の機能により切り替わるコンデンサ
C10はそのようにしてオーム抵抗の如く振舞いをす
る。
【0008】
【発明が解決しようとする課題】図11における位相判
別整流器構成においては、その実現に多くの構成素子を
必要とするという不都合がある。積分器の時定数が非常
に大きい場合には、更に、容量比C2/C10に非常に
大きな値を必要とすることから図11における回路はも
はや集積回路としての実現に得策ではないという問題点
がある。
別整流器構成においては、その実現に多くの構成素子を
必要とするという不都合がある。積分器の時定数が非常
に大きい場合には、更に、容量比C2/C10に非常に
大きな値を必要とすることから図11における回路はも
はや集積回路としての実現に得策ではないという問題点
がある。
【0009】この発明は上述のような事情から成された
ものであり、この発明の目的は、最小限の回路素子で構
成が可能であり、更に積分動作において非常に大きい時
定数の場合にも集積回路として構築されることに適して
いるような積分効果を有する位相判別整流器構成及びそ
れを利用した電圧制御発振器(VCO)を有するPLL
を提供することにある。
ものであり、この発明の目的は、最小限の回路素子で構
成が可能であり、更に積分動作において非常に大きい時
定数の場合にも集積回路として構築されることに適して
いるような積分効果を有する位相判別整流器構成及びそ
れを利用した電圧制御発振器(VCO)を有するPLL
を提供することにある。
【0010】
【課題を解決するための手段】この発明は、積分効果を
有する位相判別整流器構成及びそれを利用した電圧制御
発振器を有するPLLに関するものであり、この発明の
上記目的は、反転入力が第1のコンデンサを介して第1
の入力信号である入力信号源に接続されており、非反転
入力に基準電圧が供給されている演算増幅器と;その演
算増幅器の反転入力と出力との間に接続される第2のコ
ンデンサと;制御信号として提供されている第2の入力
信号により制御される制御可能な切替手段と;を有する
ところの前記第1及び前記第2の入力信号を連結する積
分効果を有する位相判別整流器構成において、一端が演
算増幅器の出力に接続され、他端が、切替手段を介して
その制御信号に応じて、前記反転入力に接続されるかも
しくは基準電圧に接続されるようになっている第3のコ
ンデンサを備えることによって達成される。また、請求
項1乃至請求項4のいずれかに基づく位相判別整流器構
成が並列に接続される電圧制御発振器を有し、その電圧
制御発振器の入力は位相判別整流器構成の出力に接続さ
れ、制御信号を受けるべき位相判別整流器構成の入力は
電圧制御発振器の出力に接続されている電圧制御発振器
を有するPLLによって達成される。
有する位相判別整流器構成及びそれを利用した電圧制御
発振器を有するPLLに関するものであり、この発明の
上記目的は、反転入力が第1のコンデンサを介して第1
の入力信号である入力信号源に接続されており、非反転
入力に基準電圧が供給されている演算増幅器と;その演
算増幅器の反転入力と出力との間に接続される第2のコ
ンデンサと;制御信号として提供されている第2の入力
信号により制御される制御可能な切替手段と;を有する
ところの前記第1及び前記第2の入力信号を連結する積
分効果を有する位相判別整流器構成において、一端が演
算増幅器の出力に接続され、他端が、切替手段を介して
その制御信号に応じて、前記反転入力に接続されるかも
しくは基準電圧に接続されるようになっている第3のコ
ンデンサを備えることによって達成される。また、請求
項1乃至請求項4のいずれかに基づく位相判別整流器構
成が並列に接続される電圧制御発振器を有し、その電圧
制御発振器の入力は位相判別整流器構成の出力に接続さ
れ、制御信号を受けるべき位相判別整流器構成の入力は
電圧制御発振器の出力に接続されている電圧制御発振器
を有するPLLによって達成される。
【0011】
【作用】この発明の位相判別整流器構成は、負帰還が第
2のコンデンサかもしくは第2と第3のコンデンサの並
列接続のものかのいずれかによってのみ決定される負帰
還演算増幅器を有効に利用している。制御信号が第3の
コンデンサを基準電圧に接続するかもしくは演算増幅器
の反転入力に接続するかのいずれであるかによって、第
2のコンデンサかもしくは第2と第3のコンデンサの並
列接続のものかのいずれか一方のみが演算増幅器の出力
と反転入力の間の負帰還において動作可能となる。した
がって、切替可能な負帰還、すなわち負帰還演算増幅器
による切替可能な増幅が提供される。2つのコンデンサ
が並列に接続されているときには、負帰還が第2のコン
デンサを介してのみ行なわれるときよりも、演算増幅器
の負帰還効果は大きく、また特定の入力信号において出
力信号は小さくなる。
2のコンデンサかもしくは第2と第3のコンデンサの並
列接続のものかのいずれかによってのみ決定される負帰
還演算増幅器を有効に利用している。制御信号が第3の
コンデンサを基準電圧に接続するかもしくは演算増幅器
の反転入力に接続するかのいずれであるかによって、第
2のコンデンサかもしくは第2と第3のコンデンサの並
列接続のものかのいずれか一方のみが演算増幅器の出力
と反転入力の間の負帰還において動作可能となる。した
がって、切替可能な負帰還、すなわち負帰還演算増幅器
による切替可能な増幅が提供される。2つのコンデンサ
が並列に接続されているときには、負帰還が第2のコン
デンサを介してのみ行なわれるときよりも、演算増幅器
の負帰還効果は大きく、また特定の入力信号において出
力信号は小さくなる。
【0012】この発明の位相判別整流器構成の出力にお
いて、出力信号は入力信号と制御信号の位相差に依存し
ているということが重要な点である。両信号が同位相に
ある場合や180°の位相差がある場合には、平均値が
一定である出力信号が生成される。一方、両信号の位相
が異なっている場合にはいろいろな平均値を有する出力
信号となる。この発明による回路構成では判別(検出)
と積分の両効果を有していることになる。すなわち、積
分器の特性と共に位相判別整流器の特性をも併せ持って
いる。これらの機能の両方を共通に実現するためには、
1つの演算増幅器,3つのコンデンサ,及び切替手段が
ありさえすればよい。
いて、出力信号は入力信号と制御信号の位相差に依存し
ているということが重要な点である。両信号が同位相に
ある場合や180°の位相差がある場合には、平均値が
一定である出力信号が生成される。一方、両信号の位相
が異なっている場合にはいろいろな平均値を有する出力
信号となる。この発明による回路構成では判別(検出)
と積分の両効果を有していることになる。すなわち、積
分器の特性と共に位相判別整流器の特性をも併せ持って
いる。これらの機能の両方を共通に実現するためには、
1つの演算増幅器,3つのコンデンサ,及び切替手段が
ありさえすればよい。
【0013】この発明の位相判別整流器構成に基づいて
多くの有効な応用が考えられる。例えば、PLL回路,
周波数ミクサ回路,そして復調器である。
多くの有効な応用が考えられる。例えば、PLL回路,
周波数ミクサ回路,そして復調器である。
【0014】この発明の位相判別整流器構成が例えばP
LL(Phase LockedLoop;位相同期ル
ープ)において使用される場合には、この発明の位相判
別整流器構成に入力信号として供給される入力信号の周
波数に近付けられるべき周波数を有するところの電圧制
御発振器の出力信号を、切替手段に使用される制御信号
として使用する。入力信号と制御信号すなわち電圧制御
発振器の出力信号の間に180°以外の位相差がある限
りにおいては、電圧制御発振器に制御信号として供給さ
れるところのこの発明の位相判別整流器構成の出力信号
はいろいろな平均値を有するものとなる。電圧制御発振
器の周波数は平均値が一定になるまで変化する。この発
明の位相判別整流器構成における入力信号と出力信号の
間の位相差が0になるときがあるが、それはPLLが入
力信号の周波数に同期したということを意味している。
LL(Phase LockedLoop;位相同期ル
ープ)において使用される場合には、この発明の位相判
別整流器構成に入力信号として供給される入力信号の周
波数に近付けられるべき周波数を有するところの電圧制
御発振器の出力信号を、切替手段に使用される制御信号
として使用する。入力信号と制御信号すなわち電圧制御
発振器の出力信号の間に180°以外の位相差がある限
りにおいては、電圧制御発振器に制御信号として供給さ
れるところのこの発明の位相判別整流器構成の出力信号
はいろいろな平均値を有するものとなる。電圧制御発振
器の周波数は平均値が一定になるまで変化する。この発
明の位相判別整流器構成における入力信号と出力信号の
間の位相差が0になるときがあるが、それはPLLが入
力信号の周波数に同期したということを意味している。
【0015】上述の説明は、この発明の位相判別整流器
構成は入力信号と制御信号の位相を一致させるように制
御を成しうる、ということに基づく。しかしながら、入
力信号と出力信号が90°の位相差を成すように制御さ
れるべきとの要請に基づく回路応用もある。ただ後者の
場合は、例えば位相判別整流器構成に供給される制御信
号の信号ライン上に、単に90°移相器を挿入すればよ
い。
構成は入力信号と制御信号の位相を一致させるように制
御を成しうる、ということに基づく。しかしながら、入
力信号と出力信号が90°の位相差を成すように制御さ
れるべきとの要請に基づく回路応用もある。ただ後者の
場合は、例えば位相判別整流器構成に供給される制御信
号の信号ライン上に、単に90°移相器を挿入すればよ
い。
【0016】この発明の位相判別整流器構成の動作方式
は、充電の論議に基づいても説明しうる。すなわち、9
0°移相器がなく、例えば、入力信号と制御信号の間に
90°の位相差があるとした場合、以下の論議が展開さ
れる。
は、充電の論議に基づいても説明しうる。すなわち、9
0°移相器がなく、例えば、入力信号と制御信号の間に
90°の位相差があるとした場合、以下の論議が展開さ
れる。
【0017】正弦波交流電圧が第1のコンデンサに入力
信号として供給される。入力信号の下降中は、第1のコ
ンデンサに蓄積された電荷は、演算増幅器の負帰還ルー
プに配置された第2のコンデンサに送られる。この間、
制御信号は第1のレベルにあり、第3のコンデンサの一
端には制御可能な切替手段により基準電圧が供給されて
いる。入力信号の上昇中は、第2のコンデンサに蓄積さ
れた電荷から第1のコンデンサに蓄積された電荷が差し
引かれる。しかしながら、この時間間隔における制御信
号は第2のレベルにあるとされるという事実に基づく結
果、第3のコンデンサは制御可能な切替手段を介して第
2のコンデンサに並列に接続される。したがって、第2
のコンデンサにわずかな電荷が残される。この動作が入
力信号についての各周期で繰り返されるので、このわず
かな電荷が蓄積されていく。
信号として供給される。入力信号の下降中は、第1のコ
ンデンサに蓄積された電荷は、演算増幅器の負帰還ルー
プに配置された第2のコンデンサに送られる。この間、
制御信号は第1のレベルにあり、第3のコンデンサの一
端には制御可能な切替手段により基準電圧が供給されて
いる。入力信号の上昇中は、第2のコンデンサに蓄積さ
れた電荷から第1のコンデンサに蓄積された電荷が差し
引かれる。しかしながら、この時間間隔における制御信
号は第2のレベルにあるとされるという事実に基づく結
果、第3のコンデンサは制御可能な切替手段を介して第
2のコンデンサに並列に接続される。したがって、第2
のコンデンサにわずかな電荷が残される。この動作が入
力信号についての各周期で繰り返されるので、このわず
かな電荷が蓄積されていく。
【0018】請求項2に基づくこの発明の好適な実施態
様によれば、演算増幅器のオフセット補償が可能となる
ようになっている。結局、第3のコンデンサが、第1の
切替手段の同一の切替位置において演算増幅器の負帰還
に接続されたりされなかったりすることにより、第4の
コンデンサと協動してオフセット補償として使用され
る。
様によれば、演算増幅器のオフセット補償が可能となる
ようになっている。結局、第3のコンデンサが、第1の
切替手段の同一の切替位置において演算増幅器の負帰還
に接続されたりされなかったりすることにより、第4の
コンデンサと協動してオフセット補償として使用され
る。
【0019】このような動作とするため、第2及び第3
の切替手段は第2の制御信号により以下のように制御さ
れるようになっている。すなわち、第1の制御信号によ
って第3のコンデンサが基準電圧と接続されている時間
内における一部の時間において、第3のコンデンサが演
算増幅器の反転入力に接続されかつ第4のコンデンサが
基準電圧に接続され、一方、残りの時間は、第3のコン
デンサは第1の切替手段に接続されかつ第4のコンデン
サが第1のコンデンサに接続されるようにである。
の切替手段は第2の制御信号により以下のように制御さ
れるようになっている。すなわち、第1の制御信号によ
って第3のコンデンサが基準電圧と接続されている時間
内における一部の時間において、第3のコンデンサが演
算増幅器の反転入力に接続されかつ第4のコンデンサが
基準電圧に接続され、一方、残りの時間は、第3のコン
デンサは第1の切替手段に接続されかつ第4のコンデン
サが第1のコンデンサに接続されるようにである。
【0020】演算増幅器のオフセット補償それ自体は文
献DE 34 01 516 A1により知られてい
る。しかしながら、SCフィルタ,SC電圧増幅器もし
くはD/A変換器の基本回路構成のひとつとしては知ら
れていない。
献DE 34 01 516 A1により知られてい
る。しかしながら、SCフィルタ,SC電圧増幅器もし
くはD/A変換器の基本回路構成のひとつとしては知ら
れていない。
【0021】
【実施例】以下、図面に基づいてこの発明の実施例につ
いて詳細に説明する。図1は、この発明における積分効
果を有する位相判別整流器構成の一実施例の回路図であ
る。同図において、信号源の出力は入力信号VINとし
て第1のコンデンサC10の一端に供給されている。第
1のコンデンサC10の他端は演算増幅器OPの反転入
力に直接接続されている。第2のコンデンサC2は前記
演算増幅器OPの出力と反転入力の間に接続されてい
る。制御可能な切替手段SWは第1端,第2端及び中央
端からなる。電気的制御信号Tに応じて、制御信号Tが
第1のレベルにあるときは、第2端が中央端に接続さ
れ、第1端は中央端に接続されず、一方、制御信号Tが
第2のレベルにあるときは、第2端は中央端に接続され
ず、第1端が中央端に接続される。第3のコンデンサC
3は演算増幅器OPの出力と制御可能な切替手段SWの
中央端との間に接続されている。すなわち、第3のコン
デンサC3の一端が制御可能な切替手段SWの中央端に
接続され、第3のコンデンサC3の他端が演算増幅器O
Pの出力に接続されている。制御可能な切替手段SWの
第2端には基準電圧が供給されており、一方、制御可能
な切替手段SWの第1端は演算増幅器OPの反転入力に
直接接続されている。演算増幅器OPの非反転入力には
基準電圧が供給されている。演算増幅器OPの出力をこ
の位相判別整流器構成の出力信号VOUTとしている。
いて詳細に説明する。図1は、この発明における積分効
果を有する位相判別整流器構成の一実施例の回路図であ
る。同図において、信号源の出力は入力信号VINとし
て第1のコンデンサC10の一端に供給されている。第
1のコンデンサC10の他端は演算増幅器OPの反転入
力に直接接続されている。第2のコンデンサC2は前記
演算増幅器OPの出力と反転入力の間に接続されてい
る。制御可能な切替手段SWは第1端,第2端及び中央
端からなる。電気的制御信号Tに応じて、制御信号Tが
第1のレベルにあるときは、第2端が中央端に接続さ
れ、第1端は中央端に接続されず、一方、制御信号Tが
第2のレベルにあるときは、第2端は中央端に接続され
ず、第1端が中央端に接続される。第3のコンデンサC
3は演算増幅器OPの出力と制御可能な切替手段SWの
中央端との間に接続されている。すなわち、第3のコン
デンサC3の一端が制御可能な切替手段SWの中央端に
接続され、第3のコンデンサC3の他端が演算増幅器O
Pの出力に接続されている。制御可能な切替手段SWの
第2端には基準電圧が供給されており、一方、制御可能
な切替手段SWの第1端は演算増幅器OPの反転入力に
直接接続されている。演算増幅器OPの非反転入力には
基準電圧が供給されている。演算増幅器OPの出力をこ
の位相判別整流器構成の出力信号VOUTとしている。
【0022】この発明の位相判別整流器構成の動作方式
は、図2及び図3に示したタイムチャートにより更に詳
細に説明される。これらの図は入力信号VINと制御信
号Tとの位相関係に関する2つの例からなっている。図
2に示された例においては、位相差Δφ=90°と仮定
されている。図3に示された例においては、位相差Δφ
=180°、すなわち送位相と仮定されているが、位相
差Δφ=0°の同位相の場合も同じ結果になるであろ
う。むろん入力信号と制御信号の間には他の任意の位相
差が存在する。
は、図2及び図3に示したタイムチャートにより更に詳
細に説明される。これらの図は入力信号VINと制御信
号Tとの位相関係に関する2つの例からなっている。図
2に示された例においては、位相差Δφ=90°と仮定
されている。図3に示された例においては、位相差Δφ
=180°、すなわち送位相と仮定されているが、位相
差Δφ=0°の同位相の場合も同じ結果になるであろ
う。むろん入力信号と制御信号の間には他の任意の位相
差が存在する。
【0023】この発明の位相判別整流器構成における図
1に示した実施例においては、第1のコンデンサC10
により入力電圧VINが演算増幅器OPの反転入力に結
び付けられている。制御信号Tの瞬時値に応じて、切替
手段SWにより、第3のコンデンサC3は第2のコンデ
ンサC2に並列に接続されてたり基準電圧もしくは接地
電圧が供給されたりする。このような基準により、演算
増幅器OPは、交互に第2のコンデンサC2のみで構成
されたりコンデンサC2及びC3の並列接続で構成され
たりする切替え可能な負帰還を有することとなる。両コ
ンデンサが並列に接続されているときは演算増幅器OP
にとって負帰還効果はより大きくなり、コンデンサC2
のみを介して負帰還が行なわれるときよりも明示された
入力信号VINにおいて出力信号はより小さくなる。
1に示した実施例においては、第1のコンデンサC10
により入力電圧VINが演算増幅器OPの反転入力に結
び付けられている。制御信号Tの瞬時値に応じて、切替
手段SWにより、第3のコンデンサC3は第2のコンデ
ンサC2に並列に接続されてたり基準電圧もしくは接地
電圧が供給されたりする。このような基準により、演算
増幅器OPは、交互に第2のコンデンサC2のみで構成
されたりコンデンサC2及びC3の並列接続で構成され
たりする切替え可能な負帰還を有することとなる。両コ
ンデンサが並列に接続されているときは演算増幅器OP
にとって負帰還効果はより大きくなり、コンデンサC2
のみを介して負帰還が行なわれるときよりも明示された
入力信号VINにおいて出力信号はより小さくなる。
【0024】演算増幅器OPの負帰還により出力電圧V
OUTは入力電圧VINよりも小さくなる。負帰還演算
増幅器OPは図2及び図3に示すように1よりも小さい
増幅率を有する。C2とC3の並列接続の間及びそのよ
うなすべての時間、増幅率は1/5の値であり、負帰還
がC2のみで決定されるような間、増幅率は1/(3.
3)であるが、これは図2及び図3に示す具体例に関す
ることにすぎない。
OUTは入力電圧VINよりも小さくなる。負帰還演算
増幅器OPは図2及び図3に示すように1よりも小さい
増幅率を有する。C2とC3の並列接続の間及びそのよ
うなすべての時間、増幅率は1/5の値であり、負帰還
がC2のみで決定されるような間、増幅率は1/(3.
3)であるが、これは図2及び図3に示す具体例に関す
ることにすぎない。
【0025】先ず、図2に示したタイムチャートによれ
ば、入力信号VINの上昇中は両コンデンサC2及びC
3は並列に接続されており、一方入力信号VINが下降
中はC2のみが有効となっている。出力信号VOUTの
下降の後に出力信号VOUTの上昇が続き、図2に示す
ように、その終点では、その間の入力信号のより大きな
増幅もしくはより小さな減衰により、出力信号VOUT
の最初の下降の起点よりも高い値となっている。出力信
号VOUTの上昇曲線における相対的な終点のこのよう
な上昇は、出力信号VOUTについてその後も続くの
で、その平均値も上昇する。これは図2において破線M
で示されている。
ば、入力信号VINの上昇中は両コンデンサC2及びC
3は並列に接続されており、一方入力信号VINが下降
中はC2のみが有効となっている。出力信号VOUTの
下降の後に出力信号VOUTの上昇が続き、図2に示す
ように、その終点では、その間の入力信号のより大きな
増幅もしくはより小さな減衰により、出力信号VOUT
の最初の下降の起点よりも高い値となっている。出力信
号VOUTの上昇曲線における相対的な終点のこのよう
な上昇は、出力信号VOUTについてその後も続くの
で、その平均値も上昇する。これは図2において破線M
で示されている。
【0026】入力信号VINと制御信号Tとの間に90
°の位相差がある場合にはこのように出力信号の平均値
Mは上昇し、このことは積分効果があることを意味して
いる。
°の位相差がある場合にはこのように出力信号の平均値
Mは上昇し、このことは積分効果があることを意味して
いる。
【0027】次に、入力信号VINと制御信号Tとの位
相差がΔφ=180°である図3に示した場合によれ
ば、入力信号VINと出力信号VOUTとの間の減衰は
連続する半周期相互において明らかに異なるものの、平
均値Mは一定となる。したがって、図2に示すような入
力信号VINと制御信号Tとの間に90°の位相差があ
る場合とは対照的に、積算された信号は一定となる。
相差がΔφ=180°である図3に示した場合によれ
ば、入力信号VINと出力信号VOUTとの間の減衰は
連続する半周期相互において明らかに異なるものの、平
均値Mは一定となる。したがって、図2に示すような入
力信号VINと制御信号Tとの間に90°の位相差があ
る場合とは対照的に、積算された信号は一定となる。
【0028】図2と図3との比較から、この発明による
回路は位相判別整流器としても積分器としても機能する
ということが分かる。
回路は位相判別整流器としても積分器としても機能する
ということが分かる。
【0029】この位相判別整流器構成の演算方式は充電
演算の基本において常時参照されうる。この相異なる見
方の結び付きは、電荷が容量及び電圧から生み出される
ものであるということに基づくことより、よく知られた
関係である。
演算の基本において常時参照されうる。この相異なる見
方の結び付きは、電荷が容量及び電圧から生み出される
ものであるということに基づくことより、よく知られた
関係である。
【0030】充電に関する以下の考察は、入力電圧は制
御電圧Tに対して90°の位相差を有する正弦波交流電
圧であるという先の一例から始まる。この正弦波交流電
圧は第1のコンデンサC10に入力信号VINとして供
給される。入力信号VINの下降中は、第1のコンデン
サC10に蓄積された電荷は演算増幅器OPの帰還ルー
プ内に配置された第2のコンデンサC2に送られる。制
御信号Tが第1のレベルにあるこの時間内は、第3のコ
ンデンサC3の一端には制御可能な切替手段SWをもっ
てして基準電圧が供給されている。入力信号VINの上
昇中は、第2のコンデンサC2に蓄積された電荷から第
1のコンデンサC10に蓄積された電荷が差し引かれ
る。しかしながら、制御信号Tはこの時間において第2
のレベルにあるとされるという事実に基づく結果、第3
のコンデンサC3は制御可能な切替手段SWを介して第
2のコンデンサC2に並列に接続される。したがって、
第2のコンデンサC2にわずかな電荷が残される。この
動作が入力信号VINについての各周期で繰り返される
ので、このわずかな電荷が蓄積されていく。
御電圧Tに対して90°の位相差を有する正弦波交流電
圧であるという先の一例から始まる。この正弦波交流電
圧は第1のコンデンサC10に入力信号VINとして供
給される。入力信号VINの下降中は、第1のコンデン
サC10に蓄積された電荷は演算増幅器OPの帰還ルー
プ内に配置された第2のコンデンサC2に送られる。制
御信号Tが第1のレベルにあるこの時間内は、第3のコ
ンデンサC3の一端には制御可能な切替手段SWをもっ
てして基準電圧が供給されている。入力信号VINの上
昇中は、第2のコンデンサC2に蓄積された電荷から第
1のコンデンサC10に蓄積された電荷が差し引かれ
る。しかしながら、制御信号Tはこの時間において第2
のレベルにあるとされるという事実に基づく結果、第3
のコンデンサC3は制御可能な切替手段SWを介して第
2のコンデンサC2に並列に接続される。したがって、
第2のコンデンサC2にわずかな電荷が残される。この
動作が入力信号VINについての各周期で繰り返される
ので、このわずかな電荷が蓄積されていく。
【0031】その積分器としての時定数τは、制御信号
Tのクロック周期をTと表現すると数1に示されるよう
に表現される。
Tのクロック周期をTと表現すると数1に示されるよう
に表現される。
【0032】
【数1】 数1に基づく時定数τの計算式においては第2のコンデ
ンサC2の容量は平方という形で適用されるということ
から、第2のコンデンサC2の容量と、第1のコンデン
サC10と第3のコンデンサC3の容量の積との比を適
度に大きくすることにより大きな時定数を実現すること
が可能である。
ンサC2の容量は平方という形で適用されるということ
から、第2のコンデンサC2の容量と、第1のコンデン
サC10と第3のコンデンサC3の容量の積との比を適
度に大きくすることにより大きな時定数を実現すること
が可能である。
【0033】図4は、この発明における積分効果を有す
る位相判別整流器構成の第二の実施例の回路図であり、
オフセット補償が施されているものである。この回路設
計においては、第1,第2及び第3の制御可能な切替手
段SW101,SW102及びSW103を有してい
る。制御可能な切替手段SW101,SW102及びS
W103のそれぞれは第1端,第2端及び中央端を有し
ている。特別の第1もしくは第2の電気的制御端子T,
Zの導入に基づき、特別の制御信号T,Zが第1のレベ
ルにあるときは第1端が中央端に接続されて第2端が中
央端に非接続となり、一方、それぞれの制御信号T,Z
が第2の信号レベルにあるときは第1端が中央端に非接
続であって第2端が中央端に接続されている。
る位相判別整流器構成の第二の実施例の回路図であり、
オフセット補償が施されているものである。この回路設
計においては、第1,第2及び第3の制御可能な切替手
段SW101,SW102及びSW103を有してい
る。制御可能な切替手段SW101,SW102及びS
W103のそれぞれは第1端,第2端及び中央端を有し
ている。特別の第1もしくは第2の電気的制御端子T,
Zの導入に基づき、特別の制御信号T,Zが第1のレベ
ルにあるときは第1端が中央端に接続されて第2端が中
央端に非接続となり、一方、それぞれの制御信号T,Z
が第2の信号レベルにあるときは第1端が中央端に非接
続であって第2端が中央端に接続されている。
【0034】信号源の出力は入力信号VINとして第1
のコンデンサC10の一端に供給されている。第1のコ
ンデンサC10の他端は、直接的に、第2のコンデンサ
C2の一端,第1の制御信号Tに応じて制御可能な第1
の切替手段SW101の第1端,及び第2の制御信号Z
に応じて制御可能な第3の切替手段SW103の第1端
に接続されている。第1の制御可能な切替手段SW
101の第2端及び第3の制御可能な切替手段SW
103の第2端には基準電圧が供給されている。第1の
制御可能な切替手段SW101の中央端は直接的に第2
の制御可能な切替手段SW102の一端に接続されてい
る。第2の制御可能な切替手段SW102の中央端と演
算増幅器OPの出力との間に第3のコンデンサC3が接
続されている。すなわち、第3のコンデンサC3の一端
が第2の制御可能な切替手段SW102の中央端に接続
され、第3のコンデンサC3の他端が演算増幅器OPの
出力に接続されている。第2の制御可能な切替手段SW
102の第2端は、演算増幅器OPの反転入力に直接接
続されている。第2のコンデンサC2の他端は、演算増
幅器OPの出力に直接接続されている。第4のコンデン
サCIは、第3の制御可能な切替手段SW103の中央
端と演算増幅器OPの反転入力との間に接続されてい
る。演算増幅器OPの非反転入力には基準電圧が供給さ
れている。演算増幅器OPの出力をこの位相判別整流器
構成の出力信号VOUTとしている。
のコンデンサC10の一端に供給されている。第1のコ
ンデンサC10の他端は、直接的に、第2のコンデンサ
C2の一端,第1の制御信号Tに応じて制御可能な第1
の切替手段SW101の第1端,及び第2の制御信号Z
に応じて制御可能な第3の切替手段SW103の第1端
に接続されている。第1の制御可能な切替手段SW
101の第2端及び第3の制御可能な切替手段SW
103の第2端には基準電圧が供給されている。第1の
制御可能な切替手段SW101の中央端は直接的に第2
の制御可能な切替手段SW102の一端に接続されてい
る。第2の制御可能な切替手段SW102の中央端と演
算増幅器OPの出力との間に第3のコンデンサC3が接
続されている。すなわち、第3のコンデンサC3の一端
が第2の制御可能な切替手段SW102の中央端に接続
され、第3のコンデンサC3の他端が演算増幅器OPの
出力に接続されている。第2の制御可能な切替手段SW
102の第2端は、演算増幅器OPの反転入力に直接接
続されている。第2のコンデンサC2の他端は、演算増
幅器OPの出力に直接接続されている。第4のコンデン
サCIは、第3の制御可能な切替手段SW103の中央
端と演算増幅器OPの反転入力との間に接続されてい
る。演算増幅器OPの非反転入力には基準電圧が供給さ
れている。演算増幅器OPの出力をこの位相判別整流器
構成の出力信号VOUTとしている。
【0035】この発明における位相判別整流器構成の上
述の第二の実施例は、図5を参照しつつ以下のように説
明されるいくつかの動作条件で動作する。
述の第二の実施例は、図5を参照しつつ以下のように説
明されるいくつかの動作条件で動作する。
【0036】図5は、制御信号T及びZのタイムチャー
トである。第1の制御信号Tは、第1(低)の信号レベ
ルか、または第2(高)の信号レベルのいずれかをとり
うる。第1の制御信号Tが第1のレベルにあるとされる
最初の時間間隔T1の始まりの部分に、第2の制御信号
Zが第1のレベルとなる更に短い第2の時間間隔T11
がある。この間、第3のコンデンサC3の一端には、第
1の制御可能な切替手段SW101及び第2の制御可能
な切替手段SW102を介して基準電圧が供給されてい
るので、切替手段SW101,SW102及びSW
103のこのような状態においては、第3のコンデンサ
C3は位相判別整流器構成のための機能を果たさない。
第2の時間間隔T11の終了の後、第2の制御信号Zの
状態が変わる。すなわち、次の第3の時間間隔T12の
間、第2のレベルとなる。この時間間隔T12の間、図
4に示す回路の切替手段はその図に示すような状態とな
っている。丁度第2の時間間隔T11と同じように完全
に第1の時間間隔内に位置しているこの第3の時間間隔
T12の間、第4のコンデンサCIは、自動的に回路の
ゼロバランスをとるよう、第2及び第3の制御可能な切
替手段SW102,SW103を介して演算増幅器OP
のオフセット電圧に対応する量の電荷を受けいれる。
トである。第1の制御信号Tは、第1(低)の信号レベ
ルか、または第2(高)の信号レベルのいずれかをとり
うる。第1の制御信号Tが第1のレベルにあるとされる
最初の時間間隔T1の始まりの部分に、第2の制御信号
Zが第1のレベルとなる更に短い第2の時間間隔T11
がある。この間、第3のコンデンサC3の一端には、第
1の制御可能な切替手段SW101及び第2の制御可能
な切替手段SW102を介して基準電圧が供給されてい
るので、切替手段SW101,SW102及びSW
103のこのような状態においては、第3のコンデンサ
C3は位相判別整流器構成のための機能を果たさない。
第2の時間間隔T11の終了の後、第2の制御信号Zの
状態が変わる。すなわち、次の第3の時間間隔T12の
間、第2のレベルとなる。この時間間隔T12の間、図
4に示す回路の切替手段はその図に示すような状態とな
っている。丁度第2の時間間隔T11と同じように完全
に第1の時間間隔内に位置しているこの第3の時間間隔
T12の間、第4のコンデンサCIは、自動的に回路の
ゼロバランスをとるよう、第2及び第3の制御可能な切
替手段SW102,SW103を介して演算増幅器OP
のオフセット電圧に対応する量の電荷を受けいれる。
【0037】正弦波交流電圧VINが入力信号として第
1のコンデンサC10の一端に供給されている。入力信
号VINの下降中は、第1のコンデンサC10に蓄えら
れた電荷が演算増幅器OPの帰還ループに配置された第
2のコンデンサC2に送られる。この第1の時間間隔T
1の間、第1の制御信号Tが第2のレベルにあり、また
第2の制御信号Zが第1のレベルもしくは第2のレベル
にあることより、それに応じて前述の自動的なゼロバラ
ンスが行なわれるかもしくは第1及び第2の制御可能な
切替手段SW101及びSW102により第3のコンデ
ンサC3の一端に基準電圧が供給される。入力信号V
INの上昇中は、第2のコンデンサC2に蓄積された電
荷から第1のコンデンサC10に蓄積された電荷が差し
引かれる。しかしながら、第1の時間間隔T1に直接引
き続く第4の時間間隔T2においては第1の制御信号T
は第2のレベルにあって第2の制御信号Zは第1のレベ
ルにあるされることから、第3のコンデンサC3は制御
可能な切替手段SW101及びSW102を介して第2
のコンデンサC2に並列に接続されている。したがっ
て、第2のコンデンサC2にわずかな電荷が残される。
この動作が入力信号VI Nについての各周期で繰り返さ
れるので、このわずかな電荷が蓄積されていく。
1のコンデンサC10の一端に供給されている。入力信
号VINの下降中は、第1のコンデンサC10に蓄えら
れた電荷が演算増幅器OPの帰還ループに配置された第
2のコンデンサC2に送られる。この第1の時間間隔T
1の間、第1の制御信号Tが第2のレベルにあり、また
第2の制御信号Zが第1のレベルもしくは第2のレベル
にあることより、それに応じて前述の自動的なゼロバラ
ンスが行なわれるかもしくは第1及び第2の制御可能な
切替手段SW101及びSW102により第3のコンデ
ンサC3の一端に基準電圧が供給される。入力信号V
INの上昇中は、第2のコンデンサC2に蓄積された電
荷から第1のコンデンサC10に蓄積された電荷が差し
引かれる。しかしながら、第1の時間間隔T1に直接引
き続く第4の時間間隔T2においては第1の制御信号T
は第2のレベルにあって第2の制御信号Zは第1のレベ
ルにあるされることから、第3のコンデンサC3は制御
可能な切替手段SW101及びSW102を介して第2
のコンデンサC2に並列に接続されている。したがっ
て、第2のコンデンサC2にわずかな電荷が残される。
この動作が入力信号VI Nについての各周期で繰り返さ
れるので、このわずかな電荷が蓄積されていく。
【0038】図5は、入力電圧VIN及び出力電圧V
OUT並びに制御信号T及びZの間の関係を明確にする
ため入力電圧VIN及び出力電圧VOUTを描いた図で
ある。そこでは、単なる例ではあるが、入力電圧VIN
と出力電圧VOUTの位相が一致している場合を示して
いる。図5に示したタイムチャートは、入力電圧
VIN,出力電圧VOUT及び制御信号Tに関して図3
と対応している。
OUT並びに制御信号T及びZの間の関係を明確にする
ため入力電圧VIN及び出力電圧VOUTを描いた図で
ある。そこでは、単なる例ではあるが、入力電圧VIN
と出力電圧VOUTの位相が一致している場合を示して
いる。図5に示したタイムチャートは、入力電圧
VIN,出力電圧VOUT及び制御信号Tに関して図3
と対応している。
【0039】図1と図4とを比較すると、切替手段SW
102によりコンデンサC3が切替手段SW101に接
続されているとき、図4に示した実施例が図1に示した
実施例と同様の動作をするということが分かる。図5に
示した例においては、このような状態は制御信号Zが作
用する時間間隔T12以外の時間において保たれる。こ
の時間中、コンデンサCIは、切替手段SW103によ
りコンデンサC10とC2の間の接点に接続される。
102によりコンデンサC3が切替手段SW101に接
続されているとき、図4に示した実施例が図1に示した
実施例と同様の動作をするということが分かる。図5に
示した例においては、このような状態は制御信号Zが作
用する時間間隔T12以外の時間において保たれる。こ
の時間中、コンデンサCIは、切替手段SW103によ
りコンデンサC10とC2の間の接点に接続される。
【0040】制御信号Zが作用する時間間隔T12の
間、コンデンサC3は切替手段SW1 02を介して演算
増幅器の反転入力に接続されており、切替手段SW
103を介して基準電圧もしくは接地電圧がコンデンサ
CIに供給されている。このようにして、第3のコンデ
ンサC3は2つの機能を有することとなる。すなわち、
制御信号Tが作用する時間間隔T2の間、C3は演算増
幅器OPの負帰還において協動する。また、制御信号T
が作用する他の半周期時間T1内であって制御信号Zが
作用する時間間隔T12の間は、C3はオフセット補償
において協動する。このように、第3のコンデンサC3
は、演算増幅器OPの負帰還において協動しないとき
は、オフセット補償のためにのみ用いられる。
間、コンデンサC3は切替手段SW1 02を介して演算
増幅器の反転入力に接続されており、切替手段SW
103を介して基準電圧もしくは接地電圧がコンデンサ
CIに供給されている。このようにして、第3のコンデ
ンサC3は2つの機能を有することとなる。すなわち、
制御信号Tが作用する時間間隔T2の間、C3は演算増
幅器OPの負帰還において協動する。また、制御信号T
が作用する他の半周期時間T1内であって制御信号Zが
作用する時間間隔T12の間は、C3はオフセット補償
において協動する。このように、第3のコンデンサC3
は、演算増幅器OPの負帰還において協動しないとき
は、オフセット補償のためにのみ用いられる。
【0041】好適な実施例において、制御可能な切替手
段はバイポーラトランジスタもしくはMOSトランジス
タを使用することにより構成される。
段はバイポーラトランジスタもしくはMOSトランジス
タを使用することにより構成される。
【0042】図6は、この発明の位相判別整流器構成の
入力端に供給される正弦波入力電圧VINのタイムチャ
ートである。同図における信号パターンは、時間軸tに
ついて異なるスケールであることを除けば、図2及び図
3におけるVINの信号パターンに対応している。
入力端に供給される正弦波入力電圧VINのタイムチャ
ートである。同図における信号パターンは、時間軸tに
ついて異なるスケールであることを除けば、図2及び図
3におけるVINの信号パターンに対応している。
【0043】図7は、図2に示した態様の出力電圧V
OUTの信号パターンを示す図であり、図2のものと比
較して時間軸tについて異なるスケールを用いて再度描
いたものである。図7における連続する破線は、図2に
おいて直線的に上昇する平均値の破線、すなわちMと印
された破線に対応している。図7における平均値線Mに
は正弦波パターンが重なっている。この正弦波パターン
は図2における出力電圧VOUTの正弦波パターンに対
応するものであり、平均値線Mに伴って上昇する。
OUTの信号パターンを示す図であり、図2のものと比
較して時間軸tについて異なるスケールを用いて再度描
いたものである。図7における連続する破線は、図2に
おいて直線的に上昇する平均値の破線、すなわちMと印
された破線に対応している。図7における平均値線Mに
は正弦波パターンが重なっている。この正弦波パターン
は図2における出力電圧VOUTの正弦波パターンに対
応するものであり、平均値線Mに伴って上昇する。
【0044】平均値Mに重なるところの出力電圧V
OUTの正弦波パターンが外乱の影響を有しているよう
な応用回路においては、例えばサンプル/ホールド回路
のように、演算増幅器OPの出力より下段の回路構成に
より平滑化を実現することができる。
OUTの正弦波パターンが外乱の影響を有しているよう
な応用回路においては、例えばサンプル/ホールド回路
のように、演算増幅器OPの出力より下段の回路構成に
より平滑化を実現することができる。
【0045】この発明の位相判別整流器構成の応用例と
してはPLLにおけるその使用がある。
してはPLLにおけるその使用がある。
【0046】図8は、従来の回路構成を有するPLLを
示す図である。ここで、電圧制御発振器VCOは、直列
接続を成している従来の位相判別整流器11及び従来の
積分器13と並列に接続されている。位相判別整流器1
1には固定されているVCOの周波数のもとで入力信号
VINが供給されている。VCOの出力信号は制御信号
Tという形で位相判別整流器に第2の入力信号として供
給される。積分器13の出力信号VOUTはVCOに入
力信号として送られている。
示す図である。ここで、電圧制御発振器VCOは、直列
接続を成している従来の位相判別整流器11及び従来の
積分器13と並列に接続されている。位相判別整流器1
1には固定されているVCOの周波数のもとで入力信号
VINが供給されている。VCOの出力信号は制御信号
Tという形で位相判別整流器に第2の入力信号として供
給される。積分器13の出力信号VOUTはVCOに入
力信号として送られている。
【0047】図9は、この発明に基づく位相判別整流器
構成15を構成として有するPLLを示す図である。後
者すなわち位相判別整流器構成15は例えば図1に基づ
いて構成される。その出力電圧VOUTはVCOを制御
する。後者すなわちVCOの出力信号Tは、位相判別整
流器構成15により位相に関して入力信号VINと比較
される。
構成15を構成として有するPLLを示す図である。後
者すなわち位相判別整流器構成15は例えば図1に基づ
いて構成される。その出力電圧VOUTはVCOを制御
する。後者すなわちVCOの出力信号Tは、位相判別整
流器構成15により位相に関して入力信号VINと比較
される。
【0048】
【発明の効果】この発明の構成によれば多くの有意義な
効果がある。この発明の構成では、従来の回路が必要と
する素子よりもかなり少ない最小限の素子しか必要とし
ない。更に、集積回路もしくはその種の回路の一部とし
て使用することに特に適している。この発明によれば小
さな容量で非常に大きな時定数を実現する回路を作り上
げることができる。このことにより、この発明の構成が
集積回路において使用されることの適合性も増してい
る。
効果がある。この発明の構成では、従来の回路が必要と
する素子よりもかなり少ない最小限の素子しか必要とし
ない。更に、集積回路もしくはその種の回路の一部とし
て使用することに特に適している。この発明によれば小
さな容量で非常に大きな時定数を実現する回路を作り上
げることができる。このことにより、この発明の構成が
集積回路において使用されることの適合性も増してい
る。
【0049】この発明に基づいて設計されたPLLによ
れば、電圧制御発振器VCOは、位相判別整流器として
の機能と積分器としての機能の両方を同時に持ち合わせ
た単一回路のみと協動する。そのような構成のPLL
は、比較的わずかな数の回路素子しか必要としない。こ
のことはモノリシック集積回路の面からすれば特に有効
であり、かつ重要である。
れば、電圧制御発振器VCOは、位相判別整流器として
の機能と積分器としての機能の両方を同時に持ち合わせ
た単一回路のみと協動する。そのような構成のPLL
は、比較的わずかな数の回路素子しか必要としない。こ
のことはモノリシック集積回路の面からすれば特に有効
であり、かつ重要である。
【図1】この発明における積分効果を有する位相判別整
流器構成の一実施例の回路図である。
流器構成の一実施例の回路図である。
【図2】この発明の位相判別整流器構成の動作方式を示
すものであって、入力信号VI Nと制御信号Tとの位相
差がΔφ=90°である場合の信号パターンを示すタイ
ムチャートである。
すものであって、入力信号VI Nと制御信号Tとの位相
差がΔφ=90°である場合の信号パターンを示すタイ
ムチャートである。
【図3】この発明の位相判別整流器構成の動作方式を示
すものであって、入力信号VI Nと制御信号Tとの位相
差がΔφ=180°である場合の信号パターンを示すタ
イムチャートである。
すものであって、入力信号VI Nと制御信号Tとの位相
差がΔφ=180°である場合の信号パターンを示すタ
イムチャートである。
【図4】この発明における積分効果を有する位相判別整
流器構成の第二の実施例の回路図である。
流器構成の第二の実施例の回路図である。
【図5】制御信号T及びZを含む信号パターンを示すタ
イムチャートである。
イムチャートである。
【図6】この発明の位相判別整流器構成の入力端に供給
される正弦波入力電圧VINの出力電圧を示すタイムチ
ャートである。
される正弦波入力電圧VINの出力電圧を示すタイムチ
ャートである。
【図7】図6に示す電圧が入力に供給されたときのこの
発明の位相判別整流器構成の出力電圧を示すタイムチャ
ートである。
発明の位相判別整流器構成の出力電圧を示すタイムチャ
ートである。
【図8】従来の回路構成を示すPLLを示す図である。
【図9】この発明の位相判別整流器構成を使用したPL
Lを示す図である。
Lを示す図である。
【図10】文献EP−A1−0 053 014に記載
されたSC構成における積分器を示す図である。
されたSC構成における積分器を示す図である。
【図11】従来における積分効果を有する位相判別整流
器構成の基本回路図である。
器構成の基本回路図である。
OP 演算増幅器 C10 第1のコンデンサ C2 第2のコンデンサ C3 第3のコンデンサ CI 第4のコンデンサ SW 切替手段 SW101 第1の切替手段 SW102 第2の切替手段 SW103 第3の切替手段 VIN 正弦波入力電圧
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−28205(JP,A) 特開 昭63−199510(JP,A) (58)調査した分野(Int.Cl.7,DB名) H03L 7/085 H03D 3/02 H03H 19/00 H03L 7/093
Claims (5)
- 【請求項1】 反転入力が第1のコンデンサ(C10)
を介して第1の入力信号である入力信号源(VIN)に
接続されており、非反転入力に基準電圧が供給されてい
る演算増幅器(OP)と;その演算増幅器(OP)の反
転入力と出力との間に接続される第2のコンデンサ(C
2)と;制御信号(T)として提供されている第2の入
力信号により制御される制御可能な切替手段(SW)
と;を有するところの前記第1及び前記第2の入力信号
を連結する積分効果を有する位相判別整流器構成におい
て、一端が演算増幅器(OP)の出力に接続され、他端
が、切替手段(SW)を介してその制御信号(T)に応
じて、前記反転入力に接続されるかもしくは基準電圧に
接続されるようになっている第3のコンデンサ(C3)
を備えるようにしたことを特徴とする積分効果を有する
位相判別整流器構成。 - 【請求項2】演算増幅器(OP)のオフセット補償を行
なうため;前記第3のコンデンサ(C3)について演算
増幅器(OP)の出力に接続されていない側は、第2の
切替手段(SW102)を介して、第1の切替手段(S
W101)かもしくは演算増幅器(OP)の反転入力の
いずれかに接続され;一端が演算増幅器(OP)の反転
入力に接続され、他端が、第3の切替手段(S
W103)を介して、第2のコンデンサについて演算増
幅器(OP)の出力に接続されていない側に接続される
かもしくは基準電圧に制御可能に接続されるようになっ
ている第4のコンデンサ(CI)を備え;第2(SW
102)及び第3(SW103)の切替手段は、第2の
制御信号(Z)により、第1の切替手段(SW101)
により第3のコンデンサが基準電圧と接続されている第
1の制御信号(T)の周期時間内における一部の時間
(T12)において、第3のコンデンサ(C3)が演算増
幅器(OP)の反転入力に接続されかつ第4のコンデン
サ(CI)が基準電圧に接続され、一方、残りの時間
は、第3のコンデンサ(C3)は第1の切替手段(SW
101)に接続されかつ第4のコンデンサ(CI)が第
1のコンデンサ(C10)に接続されるように制御可能
になっている請求項1に記載の積分効果を有する位相判
別整流器構成。 - 【請求項3】 制御可能な切替手段(SW,S
W101,SW102,SW10 3)はトランジスタで
構成されている請求項1または請求項2に記載の積分効
果を有する位相判別整流器構成。 - 【請求項4】 演算増幅器(OP)の出力の下段に接続
されるサンプル/ホールド回路を構成として含む請求項
1乃至請求項3に記載の積分効果を有する位相判別整流
器構成。 - 【請求項5】 請求項1乃至請求項4のいずれかに基づ
く位相判別整流器構成が並列に接続される電圧制御発振
器(VCO)を有し、その電圧制御発振器(VCO)の
入力は位相判別整流器構成(15)の出力に接続され、
制御信号(T)を受けるべき位相判別整流器構成(1
5)の入力は電圧制御発振器(VCO)の出力に接続さ
れていることを特徴とする電圧制御発振器(VCO)を
有するPLL。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4135644A DE4135644C1 (ja) | 1991-10-29 | 1991-10-29 | |
DE4135644.6 | 1991-10-29 |
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Publication Number | Publication Date |
---|---|
JPH05259899A JPH05259899A (ja) | 1993-10-08 |
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Family
ID=6443669
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31404592A Expired - Fee Related JP3212721B2 (ja) | 1991-10-29 | 1992-10-29 | 積分効果を有する位相判別整流器構成及びそれを利用した電圧制御発振器を有するpll |
Country Status (4)
Country | Link |
---|---|
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EP (1) | EP0540906B1 (ja) |
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---|---|---|---|---|
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US5659269A (en) * | 1995-03-13 | 1997-08-19 | Harris Corporation | Zero phase error switched-capacitor phase locked loop filter |
FR2766001A1 (fr) * | 1997-07-11 | 1999-01-15 | Philips Electronics Nv | Echantillonneur-bloqueur |
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JP2005348110A (ja) * | 2004-06-03 | 2005-12-15 | Toyota Industries Corp | イメージ除去回路 |
DE102013011790B4 (de) * | 2013-07-16 | 2016-12-22 | Micronas Gmbh | Überwachungssystem |
US9076554B1 (en) * | 2014-01-21 | 2015-07-07 | Aeroflex Colorado Springs Inc. | Low-noise low-distortion signal acquisition circuit and method with reduced area utilization |
US10153751B2 (en) * | 2017-01-23 | 2018-12-11 | Samsung Display Co., Ltd. | Second order switched capacitor filter |
US11165286B1 (en) * | 2020-06-12 | 2021-11-02 | Stmicroelectronics Asia Pacific Pte Ltd | Adaptive baseline correction for delta amplification |
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---|---|---|---|---|
GB1402141A (en) * | 1972-05-22 | 1975-08-06 | Dawnay Faulkner Associates Ltd | Phase-sensitive detector circuit arrangements |
JPS5787620A (en) * | 1980-11-20 | 1982-06-01 | Fujitsu Ltd | Clock generating circuit |
JPS58125909A (ja) * | 1982-01-21 | 1983-07-27 | Nec Corp | スイツチドキヤパシタフイルタ |
US4543546A (en) * | 1983-04-20 | 1985-09-24 | Magnavox Government And Industrial Electronics Company | Switched capacitor circuit with minimized switched capacitance |
DE3401516C2 (de) * | 1984-01-18 | 1986-10-16 | ANT Nachrichtentechnik GmbH, 7150 Backnang | Aktives Netzwerk mit geschalteten Kondensatoren und einem Operationsverstärker |
US4543534A (en) * | 1984-05-04 | 1985-09-24 | The Regeants Of University Of Calif. | Offset compensated switched capacitor circuits |
US4894620A (en) * | 1988-04-11 | 1990-01-16 | At&T Bell Laboratories | Switched-capacitor circuit with large time constant |
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1991
- 1991-10-29 DE DE4135644A patent/DE4135644C1/de not_active Expired - Fee Related
-
1992
- 1992-10-13 DE DE59208775T patent/DE59208775D1/de not_active Expired - Fee Related
- 1992-10-13 EP EP92117464A patent/EP0540906B1/de not_active Expired - Lifetime
- 1992-10-28 US US07/967,635 patent/US5376891A/en not_active Expired - Lifetime
- 1992-10-29 JP JP31404592A patent/JP3212721B2/ja not_active Expired - Fee Related
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---|---|
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JPH05259899A (ja) | 1993-10-08 |
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EP0540906A1 (de) | 1993-05-12 |
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LAPS | Cancellation because of no payment of annual fees |