JP3260183B2 - 減算回路 - Google Patents
減算回路Info
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- JP3260183B2 JP3260183B2 JP32740892A JP32740892A JP3260183B2 JP 3260183 B2 JP3260183 B2 JP 3260183B2 JP 32740892 A JP32740892 A JP 32740892A JP 32740892 A JP32740892 A JP 32740892A JP 3260183 B2 JP3260183 B2 JP 3260183B2
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- Japan
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- inverter
- capacitive coupling
- input
- output
- capacitance
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Description
【０００１】
【産業上の利用分野】この発明は減算回路に関する。
【０００２】
【従来の技術】従来、デジタル型の減算回路は大規模と
なり、またアナログ型の減算回路はその計算精度が低か
った。
なり、またアナログ型の減算回路はその計算精度が低か
った。
【０００３】
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、小規模か
つ高精度の減算が可能であり、かつ多様な演算形態を容
易に実現し得る減算回路を提供することを目的とする。
従来の問題点を解消すべく創案されたもので、小規模か
つ高精度の減算が可能であり、かつ多様な演算形態を容
易に実現し得る減算回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】この発明に係る減算回路
は、第１の入力端子に接続された第１の容量結合と、こ
の第１の容量結合の出力端子に直列に常時接続された第
１インバータと、この第１インバータの出力端子に接続
され、かつ第２の入力端子に接続された第２の容量結合
と、この第２の容量結合の出力端子に常時接続された第
２インバータと、前記第１インバータの入出力を常時接
続する第１フィードバックキャパシタンスと、前記第２
インバータの入出力を常時接続する第２フィードバック
キャパシタンスとを備え、前記第２の容量結合における
前記第１インバータの出力端子に接続されたキャパシタ
ンスは前記第１フィードバックキャパシタンスと同一容
量に設定されていることを特徴とする。 これにより、こ
の発明に係る減算回路は、小規模かつ高精度の減算が可
能となり、かつ多様な演算形態を容易に実現し得る。
は、第１の入力端子に接続された第１の容量結合と、こ
の第１の容量結合の出力端子に直列に常時接続された第
１インバータと、この第１インバータの出力端子に接続
され、かつ第２の入力端子に接続された第２の容量結合
と、この第２の容量結合の出力端子に常時接続された第
２インバータと、前記第１インバータの入出力を常時接
続する第１フィードバックキャパシタンスと、前記第２
インバータの入出力を常時接続する第２フィードバック
キャパシタンスとを備え、前記第２の容量結合における
前記第１インバータの出力端子に接続されたキャパシタ
ンスは前記第１フィードバックキャパシタンスと同一容
量に設定されていることを特徴とする。 これにより、こ
の発明に係る減算回路は、小規模かつ高精度の減算が可
能となり、かつ多様な演算形態を容易に実現し得る。
【０００５】
【実施例】次にこの発明に係る減算回路の一実施例を図
面に基づいて説明する。図１において、減算回路は第１
の２入力容量結合Ｃｐ1と、第２の２入力容量結合Ｃｐ2
と、第１インバータＩＮＶ1と第２インバータＩＮＶ2か
ら構成されている。
面に基づいて説明する。図１において、減算回路は第１
の２入力容量結合Ｃｐ1と、第２の２入力容量結合Ｃｐ2
と、第１インバータＩＮＶ1と第２インバータＩＮＶ2か
ら構成されている。
【０００６】第１の２入力容量結合Ｃｐ1には、電圧Ｖ1
と電圧Ｖ 2 が入力され、さらに電圧Ｖ 01 がキャパシタン
スＣ 01 を介して入力されている。Ｃｐ1は、第１インバ
ータＩＮＶ1に対してキャパシタンスＣ1、Ｃ 2 を並列接
続し、キャパシタンスＣ 01 はＣ1、Ｃ 2 に並列でＩＮＶ1
に接続されている。インバータＩＮＶ1の出力は、加算
増幅の効果を担保するためフィードバック回路ＦＣによ
ってキャパシタンスＣ01を介してフィードバックされて
いる。
と電圧Ｖ 2 が入力され、さらに電圧Ｖ 01 がキャパシタン
スＣ 01 を介して入力されている。Ｃｐ1は、第１インバ
ータＩＮＶ1に対してキャパシタンスＣ1、Ｃ 2 を並列接
続し、キャパシタンスＣ 01 はＣ1、Ｃ 2 に並列でＩＮＶ1
に接続されている。インバータＩＮＶ1の出力は、加算
増幅の効果を担保するためフィードバック回路ＦＣによ
ってキャパシタンスＣ01を介してフィードバックされて
いる。
【０００７】Ｃ1、Ｃ01、Ｃ2に印加する電圧はＶ1、Ｖ
01、Ｖ2であり、従ってＩＮＶ1に対する入力電圧Ｖ
00は、
01、Ｖ2であり、従ってＩＮＶ1に対する入力電圧Ｖ
00は、
【数１】 となる。
【０００８】ＩＮＶ1は３個のインバータを直列接続し
てなり、Ｖ00が閾値電圧をこえると最初のインバータの
出力がローレベルとなり、これに呼応して次のインバー
タの出力がハイレベルとなり、これに呼応して最後のイ
ンバータはローレベルとなり出力が行われる。その出力
電圧をＶ01とすると、 Ｖ01 ＝ −Ａ1Ｖ00 （２） Ａ1 ： 開ループ利得 と表現できる。
てなり、Ｖ00が閾値電圧をこえると最初のインバータの
出力がローレベルとなり、これに呼応して次のインバー
タの出力がハイレベルとなり、これに呼応して最後のイ
ンバータはローレベルとなり出力が行われる。その出力
電圧をＶ01とすると、 Ｖ01 ＝ −Ａ1Ｖ00 （２） Ａ1 ： 開ループ利得 と表現できる。
【０００９】ここで式（２）を変形して式（１）に代入
すると、
すると、
【数２】 となる。
【００１０】ここで、式（４）のカッコ中の第１項は第
２項と比較すると、無視し得る値となり、従って、式
（４）は実質的には、
２項と比較すると、無視し得る値となり、従って、式
（４）は実質的には、
【数３】 と表現できる。
【００１１】第２の２入力容量結合Ｃｐ2には、ＩＮＶ1
の出力端子からの電圧Ｖ01と電圧Ｖ 3 が入力され、さら
に電圧Ｖ out がキャパシタンスＣ 03 を介して入力されて
いる。Ｃｐ2は、第２インバータＩＮＶ2に対してキャパ
シタンスＣ02、Ｃ 3 を並列接続し、さらにキャパシタン
スＣ 03 はＣ02，Ｃ 3 に並列でＩＮＶ2に接続されている。
インバータＩＮＶ2の出力は、加算増幅の効果を担保す
るためフィードバック回路ＦＣによってキャパシタンス
Ｃ03を介してフィードバックされている。
の出力端子からの電圧Ｖ01と電圧Ｖ 3 が入力され、さら
に電圧Ｖ out がキャパシタンスＣ 03 を介して入力されて
いる。Ｃｐ2は、第２インバータＩＮＶ2に対してキャパ
シタンスＣ02、Ｃ 3 を並列接続し、さらにキャパシタン
スＣ 03 はＣ02，Ｃ 3 に並列でＩＮＶ2に接続されている。
インバータＩＮＶ2の出力は、加算増幅の効果を担保す
るためフィードバック回路ＦＣによってキャパシタンス
Ｃ03を介してフィードバックされている。
【００１２】Ｃ02、Ｃ03、Ｃ3に印加する電圧はＶ01、
Ｖout、Ｖ3であり、従ってＩＮＶ2に対する入力電圧Ｖ
02は、
Ｖout、Ｖ3であり、従ってＩＮＶ2に対する入力電圧Ｖ
02は、
【数４】 となる。
【００１３】インバータＩＮＶ2はインバータＩＮＶ1と
同じく、３個のインバータを直列接続してなり、Ｖ02が
閾値電圧をこえると最初のインバータの出力がローレベ
ルとなり、これに呼応して次のインバータの出力がハイ
レベルとなり、これに呼応して最後のインバータはロー
レベルとなり出力が行われる。その出力電圧をＶoutと
すると、前述の式（２）から式（５）と同じ理由に基づ
き、
同じく、３個のインバータを直列接続してなり、Ｖ02が
閾値電圧をこえると最初のインバータの出力がローレベ
ルとなり、これに呼応して次のインバータの出力がハイ
レベルとなり、これに呼応して最後のインバータはロー
レベルとなり出力が行われる。その出力電圧をＶoutと
すると、前述の式（２）から式（５）と同じ理由に基づ
き、
【数５】 が導かれる。
【００１４】ここで、式（５）を式（７）に代入し、変
形すると、
形すると、
【数６】 となる。
【００１５】ここでＣ01＝Ｃ02とすると、
【数７】 となり、実質的に減算結果が得られる。
【００１６】
【発明の効果】前述のとおり、この発明に係る減算回路
は、入力端子に接続された２入力容量結合の出力端子に
インバータを直列に接続し、このインバータの出力端子
と、他の入力電圧に接続された他の２入力容量結合の出
力端子に他のインバータを接続し、その出力電圧を減算
結果とするので、小規模かつ高精度の減算が可能であ
り、かつ多様な演算形態を容易に実現し得るという優れ
た効果を有する。
は、入力端子に接続された２入力容量結合の出力端子に
インバータを直列に接続し、このインバータの出力端子
と、他の入力電圧に接続された他の２入力容量結合の出
力端子に他のインバータを接続し、その出力電圧を減算
結果とするので、小規模かつ高精度の減算が可能であ
り、かつ多様な演算形態を容易に実現し得るという優れ
た効果を有する。
【図１】本発明の第１実施例を示す回路図である。
Ｖ1，Ｖ2，Ｖ3 入力電圧 Ｖ00 第１の２入力容量結合の出力電圧 Ｖ01 第１インバータの出力電圧 Ｖ02 第２の２入力容量結合の出力電圧 Ｖout 第２インバータの出力電圧 ＩＮＶ1 第１インバータ ＩＮＶ2 第２インバータ Ｃｐ1 第１の２入力容量結合 Ｃｐ2 第２の２入力容量結合 Ｃ1，Ｃ2，Ｃ3，Ｃ01，Ｃ02，Ｃ03 キャパシタンス ＦＣ フィードバック回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 楊 維康 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (72)発明者 ウィワット・ウォンワラウィパット 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (56)参考文献 特開 昭58−127271（ＪＰ，Ａ) 特開 平１−258188（ＪＰ，Ａ) 実開 昭59−88756（ＪＰ，Ｕ) 永田穣「ＩＣ演算増幅器とその応用」 日刊工業新聞社（Ｓ53．１．30）ｐ．11 〜17
Claims (1)
- 【請求項１】 第１の入力端子に接続された第１の容量
結合と； この第１の容量結合の出力端子に直列に常時接続された
第１インバータと； この第１インバータの出力端子に接続され、かつ第２の
入力端子に接続された第２の容量結合と； この第２の容量結合の出力端子に常時接続された第２イ
ンバータと； 前記第１インバータの入出力を常時接続する第１フィー
ドバックキャパシタンスと；前記 第２インバータの入出力を常時接続する第２フィー
ドバックキャパシタンスと； を備え、前記第２の容量結合における前記第１インバー
タの出力端子に接続されたキャパシタンスは前記第１フ
ィードバックキャパシタンスと同一容量に設定されてい
ることを特徴とする減算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32740892A JP3260183B2 (ja) | 1992-11-10 | 1992-11-12 | 減算回路 |
| US08/151,307 US5424973A (en) | 1992-11-12 | 1993-11-12 | Apparatus and method for performing small scale subtraction |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-324778 | 1992-11-10 | ||
| JP32477892 | 1992-11-10 | ||
| JP32740892A JP3260183B2 (ja) | 1992-11-10 | 1992-11-12 | 減算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06203188A JPH06203188A (ja) | 1994-07-22 |
| JP3260183B2 true JP3260183B2 (ja) | 2002-02-25 |
Family
ID=26571607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32740892A Expired - Fee Related JP3260183B2 (ja) | 1992-11-10 | 1992-11-12 | 減算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3260183B2 (ja) |
-
1992
- 1992-11-12 JP JP32740892A patent/JP3260183B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 永田穣「ＩＣ演算増幅器とその応用」日刊工業新聞社（Ｓ５３．１．３０）ｐ．１１〜１７ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06203188A (ja) | 1994-07-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |