JPS5977717A - デイジタルフイルタ - Google Patents
デイジタルフイルタInfo
- Publication number
- JPS5977717A JPS5977717A JP18841582A JP18841582A JPS5977717A JP S5977717 A JPS5977717 A JP S5977717A JP 18841582 A JP18841582 A JP 18841582A JP 18841582 A JP18841582 A JP 18841582A JP S5977717 A JPS5977717 A JP S5977717A
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- JP
- Japan
- Prior art keywords
- output
- digital signal
- down counter
- discriminating
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は２進数のディジタル信号入力に周波数特性を付
加した出力を得るディジタルフィルタに関するものであ
る。
加した出力を得るディジタルフィルタに関するものであ
る。
従来例の構成とその問題点
第１図はアナログ式積分回路の従来例、第２図はその動
作説明に供する波形図である。
作説明に供する波形図である。
アナログ式積分回路の構成要素はオペアンプ１、入力抵
抗２、帰環コンデンサ３である。入力電圧に１．Ｒ２に
電位差が生じると入力抵抗２に電流が流れ、コンデンサ
３に電荷が充電されて出力電圧ＥＯが変化する。出力電
圧ＥＯは、 Ｋ １＞ Ｈ２のとき電位が下降（〜ｔ１．ｔ４〜ｔ５
）シ、！、１＝に２のとき電位が停止（１＋〜ｔ２．ｔ
５〜）し、Ｅｌ＜ＴＬ２のとき電位が上昇（ｔｚ〜ｔ３
）する特性を持っている。この回路の伝速関数ＧＳは、
Ｇ ｓ ＝ −（１） ＳＴ＋ 但し、Ｔ＋ ＝Ｃ１Ｒ＋ 、０＋は帰環コンデンサ３の
容量、Ｒ１は入力抵抗２の抵抗値である。即ち、積分要
素としての機能を持っている。
抗２、帰環コンデンサ３である。入力電圧に１．Ｒ２に
電位差が生じると入力抵抗２に電流が流れ、コンデンサ
３に電荷が充電されて出力電圧ＥＯが変化する。出力電
圧ＥＯは、 Ｋ １＞ Ｈ２のとき電位が下降（〜ｔ１．ｔ４〜ｔ５
）シ、！、１＝に２のとき電位が停止（１＋〜ｔ２．ｔ
５〜）し、Ｅｌ＜ＴＬ２のとき電位が上昇（ｔｚ〜ｔ３
）する特性を持っている。この回路の伝速関数ＧＳは、
Ｇ ｓ ＝ −（１） ＳＴ＋ 但し、Ｔ＋ ＝Ｃ１Ｒ＋ 、０＋は帰環コンデンサ３の
容量、Ｒ１は入力抵抗２の抵抗値である。即ち、積分要
素としての機能を持っている。
第３図は第１図の構成要素に帰環抵抗４を追加したもの
であり、伝達関数Ｇｓは、 ｌ−１−８Ｔ２ Ｇｓ ＝ −（２） Ｔ１ 但し、Ｔ＋ ＝Ｃ＋Ｒ１，Ｔ２＝ＣＩＲ２、Ｒ２は帰環
抵抗４の抵抗値である。（２）式を変形すると、２ Ｇ＝ｓ −−十−（３） ＳＴ１ Ｔ１ となり、比例要素と（１）式の積分要素とを持っている
。
であり、伝達関数Ｇｓは、 ｌ−１−８Ｔ２ Ｇｓ ＝ −（２） Ｔ１ 但し、Ｔ＋ ＝Ｃ＋Ｒ１，Ｔ２＝ＣＩＲ２、Ｒ２は帰環
抵抗４の抵抗値である。（２）式を変形すると、２ Ｇ＝ｓ −−十−（３） ＳＴ１ Ｔ１ となり、比例要素と（１）式の積分要素とを持っている
。
係る御１図の積分回路、第３図の比例・積分回路を集積
回路（ｉｃ）化する場合には、入出力用のピン３個と外
付けのＯＲ部品２〜３個を必要とし、ｉｃ化による外付
は部品の削減及びピン数削減の妨げとなっていた。
回路（ｉｃ）化する場合には、入出力用のピン３個と外
付けのＯＲ部品２〜３個を必要とし、ｉｃ化による外付
は部品の削減及びピン数削減の妨げとなっていた。
発明の目的
本発明は前記従来の問題点を解消するもので、全ての構
成要素をディジタル化したディジタルフィルタを提供す
ることを目的とするものである。
成要素をディジタル化したディジタルフィルタを提供す
ることを目的とするものである。
発明の構成
本発明は、基準となる２進数のディジタル信号を発生さ
せる基準信号発生手段と、前記基準信号発生手段の出力
と２進数のディジクル信号入力とを大小判別する大小判
別手段と、前記大小判別手段の出力とクロックパルスと
を入力とし、前記大小判別手段の出力が犬（または小）
のときアップカウントし、小（または犬）のときダウン
カウントするアップダウンカウンタとを具備し、前記ア
ップダウンカウンタより２進数のディジクル信号出力を
得るディジタルフィルタであり、全面的にディジタル化
することによシ外付は部品を不要にできると共に、ｉｃ
の内蔵回路とすることによシ入出力ピンも削除できるも
のである。
せる基準信号発生手段と、前記基準信号発生手段の出力
と２進数のディジクル信号入力とを大小判別する大小判
別手段と、前記大小判別手段の出力とクロックパルスと
を入力とし、前記大小判別手段の出力が犬（または小）
のときアップカウントし、小（または犬）のときダウン
カウントするアップダウンカウンタとを具備し、前記ア
ップダウンカウンタより２進数のディジクル信号出力を
得るディジタルフィルタであり、全面的にディジタル化
することによシ外付は部品を不要にできると共に、ｉｃ
の内蔵回路とすることによシ入出力ピンも削除できるも
のである。
実施例の説明
第４図は本発明の第１実施例であり、第５図はその動作
波形図である。
波形図である。
第４図において、６は基準信号発生手段、６は大小判別
手段、アはアップダウンカウンタであシ、Ｄｌは２進数
されたディジタル信号入力、Ｄｚは基準信号発生手段６
で発生した基準ディジタル信号Ｄｓｌｄ、アップダウン
カウンタ７の出力、Ｓｌはクロックパルス、Ｔ２．Ｔ５
は大小判別手段６の犬、小を表わす出力である。２進数
のディジタル信号入力Ｄ１ディジタル信号Ｄ２とを大小
判別手段６の入力として大小判別を行なう。大小判別手
段６の出力Ｓ２．ＳｓはクロックパルスＳ１と共にアッ
プダウンカウンタ７の入力とし、アップダウンカウンタ
７よりディジタル信号出力Ｄ３を得る構成にしている。
手段、アはアップダウンカウンタであシ、Ｄｌは２進数
されたディジタル信号入力、Ｄｚは基準信号発生手段６
で発生した基準ディジタル信号Ｄｓｌｄ、アップダウン
カウンタ７の出力、Ｓｌはクロックパルス、Ｔ２．Ｔ５
は大小判別手段６の犬、小を表わす出力である。２進数
のディジタル信号入力Ｄ１ディジタル信号Ｄ２とを大小
判別手段６の入力として大小判別を行なう。大小判別手
段６の出力Ｓ２．ＳｓはクロックパルスＳ１と共にアッ
プダウンカウンタ７の入力とし、アップダウンカウンタ
７よりディジタル信号出力Ｄ３を得る構成にしている。
第６図により第４図の動作を説明すれば、大小判別手段
６においてディジタル信号入力Ｄ１ と基準ディジタル
信号Ｄ２との大小判別で、Ｄｚに比べてＤｌの値が大か
小かによりアップダウンカウンタ了の動作をアップかダ
ウン（またはダウンかアップ）に切換えている。ＤＩ
、Ｄｚの関係が、ＤＩ＞Ｄｚ （またはＤｌ（Ｄｚ）な
らアップカウント（１〜ｔ５）。
６においてディジタル信号入力Ｄ１ と基準ディジタル
信号Ｄ２との大小判別で、Ｄｚに比べてＤｌの値が大か
小かによりアップダウンカウンタ了の動作をアップかダ
ウン（またはダウンかアップ）に切換えている。ＤＩ
、Ｄｚの関係が、ＤＩ＞Ｄｚ （またはＤｌ（Ｄｚ）な
らアップカウント（１〜ｔ５）。
ｐ １：Ｄ ２ならカウント停止（１＋〜ｔｚ、ｔｓ〜
ｔ４．ｔｓ〜）Ｄｌ〈Ｄｚ（またはＤｌ＞Ｄｚ）ならダ
ウンカウント （〜ｔ＋、ｔ ４〜ｔｓ） する構成にしている。これにより積分要素の機能を付加
することができる。（１）式の時定数Ｔ１は、１（４） ２πｆｃｋ 但し、ｆｃｋはクロックパルスＳ）の周波数、として求
めることができる。
ｔ４．ｔｓ〜）Ｄｌ〈Ｄｚ（またはＤｌ＞Ｄｚ）ならダ
ウンカウント （〜ｔ＋、ｔ ４〜ｔｓ） する構成にしている。これにより積分要素の機能を付加
することができる。（１）式の時定数Ｔ１は、１（４） ２πｆｃｋ 但し、ｆｃｋはクロックパルスＳ）の周波数、として求
めることができる。
第６図は第４図のアップダウンカウンタ了の事体回路例
である。８はクロックパルス入力端子、９はアンプ信号
入力端子、１ｏはダウン信号入力端子、１１〜１４はデ
ィジタル信号出力端子である。ＡＮＤゲート１６．１６
及びＯＲゲート１７で成る複合ゲートとフリップフロッ
プ１８とでアップダウンカウンタの単位ビットを形成し
、これを必要ヒツト数だけ接続してアップダウンカウン
タ７を構成できる。
である。８はクロックパルス入力端子、９はアンプ信号
入力端子、１ｏはダウン信号入力端子、１１〜１４はデ
ィジタル信号出力端子である。ＡＮＤゲート１６．１６
及びＯＲゲート１７で成る複合ゲートとフリップフロッ
プ１８とでアップダウンカウンタの単位ビットを形成し
、これを必要ヒツト数だけ接続してアップダウンカウン
タ７を構成できる。
第７図は第２実施例であり、第４図の第１実施例に乗算
手段１９及び加算手段２ｏを付加したものである。即ち
、乗算手数１９においてディジタル信号入力Ｄ１に係数
Ｋを乗じた出力Ｄ４を加算手段２ｏにおいてアップダウ
ンカウンタ７の出力Ｄ３と加算し、加算出力Ｄ５をディ
ジタル信号出力とするものである。これにより、第１実
施例の積分要素に比例要素を付加した比例＋積分回路を
具現できる。（３）式（７） Ｔｚ、／’ｒ１ｉｄ、Ｔ
ｚ／／′ｒ＋ ＝ ｐｃ
（ｅ；）として求めることができる。
手段１９及び加算手段２ｏを付加したものである。即ち
、乗算手数１９においてディジタル信号入力Ｄ１に係数
Ｋを乗じた出力Ｄ４を加算手段２ｏにおいてアップダウ
ンカウンタ７の出力Ｄ３と加算し、加算出力Ｄ５をディ
ジタル信号出力とするものである。これにより、第１実
施例の積分要素に比例要素を付加した比例＋積分回路を
具現できる。（３）式（７） Ｔｚ、／’ｒ１ｉｄ、Ｔ
ｚ／／′ｒ＋ ＝ ｐｃ
（ｅ；）として求めることができる。
なお、乗算手段１９は２のべき乗の乗算であれば、特に
乗算回路を必要とせず、単にディジタル信号入力Ｄ１の
ビットをずらすだけで対処できる〇また、アップダウン
カウンタ７の極性が負の場合、即ち、ＤｌくＤｌでアッ
プカウントし、Ｉｈ）Ｄｌでダウンカウントする構成の
場合は、加算手段２ｏを減算手段とし、Ｄ３からＤ４を
減算する構成とすればよい。また、基準信号発生手段５
は特にゲート回路等を必要とせず、単に“Ｈ”か“ｌＬ
＋”かの固定した２進数のディジタル信号を発生させる
だけで済ませることができる。
乗算回路を必要とせず、単にディジタル信号入力Ｄ１の
ビットをずらすだけで対処できる〇また、アップダウン
カウンタ７の極性が負の場合、即ち、ＤｌくＤｌでアッ
プカウントし、Ｉｈ）Ｄｌでダウンカウントする構成の
場合は、加算手段２ｏを減算手段とし、Ｄ３からＤ４を
減算する構成とすればよい。また、基準信号発生手段５
は特にゲート回路等を必要とせず、単に“Ｈ”か“ｌＬ
＋”かの固定した２進数のディジタル信号を発生させる
だけで済ませることができる。
発明の効果
本発明のディジタルフィルタは基準信号発生手段６、大
小判別手段６、アップダウンカウンタ７を用いるだけの
簡単な構成で積分回路を構成できさらに乗算手段１９、
加算手段（または減算手段）２０を用いることにより比
例＋積分回路を実現でき、周辺部品を何ら必要とせず、
１ｏ内部回路として用いることができピン数は不要にで
きる等、その実用的効果は大である。
小判別手段６、アップダウンカウンタ７を用いるだけの
簡単な構成で積分回路を構成できさらに乗算手段１９、
加算手段（または減算手段）２０を用いることにより比
例＋積分回路を実現でき、周辺部品を何ら必要とせず、
１ｏ内部回路として用いることができピン数は不要にで
きる等、その実用的効果は大である。
第１図は積分回路の従来構成を示すブロック図、第２図
はその動作波形図、第３図は比例・積分回路の従来構成
を示すブロック図、第４図は本発明ディジタルフィルタ
の第１実施例のブロック図、第６図はその動作波形図、
第６図はアップダウンカウンタの実施例のブロック図、
第７図は本発明のディジタルフィルタの第２実施例のブ
ロック図である。 ６・・・・・・基準信号発生手段、６・・・・・・大小
判別手段、７・・・・・・アップダウンカウンタ、１９
・・・・・・乗算手段、２ｏ・・・・・・加算手段（ま
たは減算手段）代理人の氏名 弁理士 中 尾 敏 男
ほか１名第１図 ３、
はその動作波形図、第３図は比例・積分回路の従来構成
を示すブロック図、第４図は本発明ディジタルフィルタ
の第１実施例のブロック図、第６図はその動作波形図、
第６図はアップダウンカウンタの実施例のブロック図、
第７図は本発明のディジタルフィルタの第２実施例のブ
ロック図である。 ６・・・・・・基準信号発生手段、６・・・・・・大小
判別手段、７・・・・・・アップダウンカウンタ、１９
・・・・・・乗算手段、２ｏ・・・・・・加算手段（ま
たは減算手段）代理人の氏名 弁理士 中 尾 敏 男
ほか１名第１図 ３、
Claims (2)
- （１）基準となる２進数のディジタル信号を発生させる
基準信号発生手段と、前記基準信号発生手段の出力と２
進数のディジタル信号入力とを大小判別する大小判別手
段と、前記大小判別手段の判別出力とクロックパルスと
を入力とし、前記大小判別手段の出力が大（まだは小）
のときの出力でアップカウントし、小（または大）のと
きの出力でダウンカウントするアップダウンカウンタと
を具備し、前記アップダウンカウンタより２進数のディ
ジタル信号出力を得ることを特徴とするディジタルフィ
ルタ。 - （２）基準となる２進数のディジタル信号を発生させる
基準信号発生手段と、前記基準信号発生手段の出力と２
進数のディジタル信号入力とを大小判別する大小判別手
段と、−前記大小判別手段の出力とクロックパルスとを
入力とし、前記大小判別手段の出力が犬（または小）の
ときの出力でアップカウントし、小（または犬）のとき
の出力でダウンカウントするアップダウンカウンタと、
前記ディジタル信号入力に係数を乗じる乗算手段と、前
記アップダウンカウンタの出力と前記乗算手段の出力と
を加算（または減算）する加算手段（または減算手段）
とを具備し、前記加算手段（または減算手段）より２進
数のディジタル信号出力を得ることを特徴とするディジ
タルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18841582A JPS5977717A (ja) | 1982-10-27 | 1982-10-27 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18841582A JPS5977717A (ja) | 1982-10-27 | 1982-10-27 | デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5977717A true JPS5977717A (ja) | 1984-05-04 |
| JPH0446006B2 JPH0446006B2 (ja) | 1992-07-28 |
Family
ID=16223254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18841582A Granted JPS5977717A (ja) | 1982-10-27 | 1982-10-27 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5977717A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4961014A (en) * | 1988-05-26 | 1990-10-02 | Toshiro Kasahara | Filter circuit utilizing reversible counter for generating a satisfactory hysteresis |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS524143A (en) * | 1975-06-27 | 1977-01-13 | Mitsubishi Electric Corp | Digital filter |
| JPS55124317A (en) * | 1979-03-20 | 1980-09-25 | Mitsubishi Electric Corp | Digital filter circuit |
-
1982
- 1982-10-27 JP JP18841582A patent/JPS5977717A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS524143A (en) * | 1975-06-27 | 1977-01-13 | Mitsubishi Electric Corp | Digital filter |
| JPS55124317A (en) * | 1979-03-20 | 1980-09-25 | Mitsubishi Electric Corp | Digital filter circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4961014A (en) * | 1988-05-26 | 1990-10-02 | Toshiro Kasahara | Filter circuit utilizing reversible counter for generating a satisfactory hysteresis |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0446006B2 (ja) | 1992-07-28 |
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