JPS59100609A - デイジタルフイルタ - Google Patents
デイジタルフイルタInfo
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- JPS59100609A JPS59100609A JP20975182A JP20975182A JPS59100609A JP S59100609 A JPS59100609 A JP S59100609A JP 20975182 A JP20975182 A JP 20975182A JP 20975182 A JP20975182 A JP 20975182A JP S59100609 A JPS59100609 A JP S59100609A
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- digital signal
- input
- frequency
- clock pulse
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は２進数のディジタル信号入力に周波数特性全付
加した出力を得るディンタルフィルタに関するものであ
る。
加した出力を得るディンタルフィルタに関するものであ
る。
従来例の構成とその問題点
昨今の家庭用ＶＴＲ１特にサーボ系のディジタル化は活
発であり、既にディジタルサーホ用ノＩＣ（集積回路）
として商品化され、導入されるに至っている。このディ
ジタル化の狙いは、調整箇所、周辺部品の削減や消費電
力の低減、信頼性の向上、多機能化対応等であり、かな
り大幅なディジタル化が計られている。しかし、回転サ
ーボ系等のサーボ系の特性を決める位相補償回路（以後
フィルタと称す）だけは依然として抵抗と大形の電昨コ
ンデンサで構成されている。
発であり、既にディジタルサーホ用ノＩＣ（集積回路）
として商品化され、導入されるに至っている。このディ
ジタル化の狙いは、調整箇所、周辺部品の削減や消費電
力の低減、信頼性の向上、多機能化対応等であり、かな
り大幅なディジタル化が計られている。しかし、回転サ
ーボ系等のサーボ系の特性を決める位相補償回路（以後
フィルタと称す）だけは依然として抵抗と大形の電昨コ
ンデンサで構成されている。
係るフィルタの従来例として、第１図にアナログ式積分
回路を示す。第２図はその動作説明に供する波形図であ
る。
回路を示す。第２図はその動作説明に供する波形図であ
る。
アナログ式積分回路の構成要素は、オペアンプ１、入力
抵抗２、帰環コツプ／す３である。今、入力電圧Ｅ１．
Ｒ２に電位差が生じると入力抵抗２に電流が流れ、コ
ンデンサ３に電荷が充電されて出力電圧ＥＯが変化する
。出力電圧ＥＯは、Ｅｌ＞Ｒ２のとき電位が下降（〜ｔ
１ 、 ｔａ〜ｔ５）シ、Ｅ１＝Ｅ２のとき電位が停止
（１＋〜ｔ２．ｔｓ勺し。
抵抗２、帰環コツプ／す３である。今、入力電圧Ｅ１．
Ｒ２に電位差が生じると入力抵抗２に電流が流れ、コ
ンデンサ３に電荷が充電されて出力電圧ＥＯが変化する
。出力電圧ＥＯは、Ｅｌ＞Ｒ２のとき電位が下降（〜ｔ
１ 、 ｔａ〜ｔ５）シ、Ｅ１＝Ｅ２のとき電位が停止
（１＋〜ｔ２．ｔｓ勺し。
Ｅｌ＜Ｒ２のとき電位が上昇（ｔ２〜ｔｓ）する特性を
持っている。この回路の伝達関数・Ｇ （ｓ）は、（１
） Ｇ（ｓ）＝ゴ不 但し、Ｔ１−Ｃ１Ｒ１，Ｃ１は帰環コンデンサ３の容量
。
持っている。この回路の伝達関数・Ｇ （ｓ）は、（１
） Ｇ（ｓ）＝ゴ不 但し、Ｔ１−Ｃ１Ｒ１，Ｃ１は帰環コンデンサ３の容量
。
Ｒ＋ｊ４人力抵抗２の抵抗値である。即ち、積分要素と
しての機能を持っている。
しての機能を持っている。
第３図は第１図の構成要素に帰環抵抗４全追加したもの
であり、伝達関数（：、 （ｓ）は、但ＩＡＴ＋ ＝
Ｃ１Ｒ１，Ｔ２ ＝ ＣｌＲ２，Ｒ２は帰環抵抗４の５
′・ジ となり、（１）式の積分要素と比例要素とを持っている
。
であり、伝達関数（：、 （ｓ）は、但ＩＡＴ＋ ＝
Ｃ１Ｒ１，Ｔ２ ＝ ＣｌＲ２，Ｒ２は帰環抵抗４の５
′・ジ となり、（１）式の積分要素と比例要素とを持っている
。
なお、入力抵抗２全流れる電流の大きさは入力電圧Ｅ１
． Ｒ２の電位差に比例するため、帰環コンデンサ３の
電荷の充放電も比例する。しかるに、第２図に示す出力
電圧μ０の電位の傾きはＥｌ、Ｒ２の電位差に比例して
変化する。
． Ｒ２の電位差に比例するため、帰環コンデンサ３の
電荷の充放電も比例する。しかるに、第２図に示す出力
電圧μ０の電位の傾きはＥｌ、Ｒ２の電位差に比例して
変化する。
以上説明した第１図の積分回路、第３図の比例＋積分回
路全ＩＣ化する場合には、オペア／ブ１０入出力用ピン
が３１周と外付けのＣＲ部品が２〜３個必要であり、外
付部品及びピン数を削減できない問題点があった。
路全ＩＣ化する場合には、オペア／ブ１０入出力用ピン
が３１周と外付けのＣＲ部品が２〜３個必要であり、外
付部品及びピン数を削減できない問題点があった。
発明の目的
本発明は前記従来の問題点全解消するもので、全ての構
成要素をディジタル化したディジタルフィルタ全提供す
ることを目的とするものである。
成要素をディジタル化したディジタルフィルタ全提供す
ることを目的とするものである。
発明の構成
不発明は基準となる２進数のディジタル信号を発生させ
る基準信号発生手段と、前記基準信号発生手段の出力と
２進数のディジタル信号入力とを６１・−ジ 大小判別する大小判別手段と、前記ディジタル信号入力
とクロックパルスとを入力とし、前記クロックパルスを
分周して前記基準信号発生手段の出力と前記ディジタル
信号入力との差の絶対値に比例した周波数のクロックパ
ルスを作成する分周手段と、前記大小判別手段の出力と
前記分周手段の出力とを入力とし、前記大小判別手段の
出方が犬（または小）のときアップヵウノトシ、小（ま
たは犬）のときダウンカウントするアップダウンカウン
タとを具備し、前記アップダウンカウンタより２進数の
ディジタル信号出力を得るディジタルフィルタであり、
比較的簡単な構成でディジタル式積分回路を実現できる
と共に、前記ディジクル信号入力に係数を乗じる乗算手
段と、前記アップダウンカウンタの出力と乗算手段の出
方とを加算（またげ減算）する加算手段（捷たは減算手
段）とを追加し、前記加算手段（またげ減算手段）より
２進数のディジタル信号出力を得ることによりディジタ
ル式比例十積分回路を実現することができ、全面的にデ
ィジタル化することにより外付部７１・−ノ 品を不要にできるとともに、ＩＣの内蔵回路とすること
により入出力ピンをも削減できるものである。
る基準信号発生手段と、前記基準信号発生手段の出力と
２進数のディジタル信号入力とを６１・−ジ 大小判別する大小判別手段と、前記ディジタル信号入力
とクロックパルスとを入力とし、前記クロックパルスを
分周して前記基準信号発生手段の出力と前記ディジタル
信号入力との差の絶対値に比例した周波数のクロックパ
ルスを作成する分周手段と、前記大小判別手段の出力と
前記分周手段の出力とを入力とし、前記大小判別手段の
出方が犬（または小）のときアップヵウノトシ、小（ま
たは犬）のときダウンカウントするアップダウンカウン
タとを具備し、前記アップダウンカウンタより２進数の
ディジタル信号出力を得るディジタルフィルタであり、
比較的簡単な構成でディジタル式積分回路を実現できる
と共に、前記ディジクル信号入力に係数を乗じる乗算手
段と、前記アップダウンカウンタの出力と乗算手段の出
方とを加算（またげ減算）する加算手段（捷たは減算手
段）とを追加し、前記加算手段（またげ減算手段）より
２進数のディジタル信号出力を得ることによりディジタ
ル式比例十積分回路を実現することができ、全面的にデ
ィジタル化することにより外付部７１・−ノ 品を不要にできるとともに、ＩＣの内蔵回路とすること
により入出力ピンをも削減できるものである。
実施例の説明
第４図は本発明の第１実施例であり、第５図はその動作
波形図である。
波形図である。
第４図において。６け基準となる２進数のディジタル１
言号を発生する基準信号発生手段、６は大小判別手段、
７げ分周手段、８げアップダウンカウンタであり、Ｄｌ
は２進数のディジタル信号入力、Ｄ２は前記基準信号発
生手段６で発生した基準ディジタル信号、Ｄ５にＪアソ
ブダウンカウ／り８の出力、Ｓｌ、Ｓ２ハ大小判別手段
６の前記ディジタル信号Ｄ１とＤ２の太、小ｋｆｆわす
出力、Ｓ３はクロックパルス、５ａｉｄ分周手段７の出
力である。２進数のディジタル信号入力Ｄ１と基準ディ
ジタル信号Ｄ２と全大小判別手段６０入力として大小判
別を行なう。大小判別手段６の前記ディジタル信号Ｄ１
とＤ２０大小に応じた出力Ｓ１，８２は分周手段７の出
力Ｓ４ と共にアップダウンカウンタ８の入力とし、ア
ップダウンカウンタ８よりディジタル信号出力Ｄｓｉ得
る構成にしている。
言号を発生する基準信号発生手段、６は大小判別手段、
７げ分周手段、８げアップダウンカウンタであり、Ｄｌ
は２進数のディジタル信号入力、Ｄ２は前記基準信号発
生手段６で発生した基準ディジタル信号、Ｄ５にＪアソ
ブダウンカウ／り８の出力、Ｓｌ、Ｓ２ハ大小判別手段
６の前記ディジタル信号Ｄ１とＤ２の太、小ｋｆｆわす
出力、Ｓ３はクロックパルス、５ａｉｄ分周手段７の出
力である。２進数のディジタル信号入力Ｄ１と基準ディ
ジタル信号Ｄ２と全大小判別手段６０入力として大小判
別を行なう。大小判別手段６の前記ディジタル信号Ｄ１
とＤ２０大小に応じた出力Ｓ１，８２は分周手段７の出
力Ｓ４ と共にアップダウンカウンタ８の入力とし、ア
ップダウンカウンタ８よりディジタル信号出力Ｄｓｉ得
る構成にしている。
分周手段７では入力されるクロックパルスＳｓｆ分周し
て基準ディジタル信号Ｄ２とディジタル信号入力Ｄ１と
の差の絶対値に比例した周波数のクロックパルス全作成
して出力し、アンプダウンカウンタ８のクロック入力と
している。ここで、分周手段７にて基準ディジタル信号
Ｄ２とディジクル信号入力Ｄ１ との差の絶対値に比例
した周波数のクロックパルスを作成するのは、ディジタ
ル信号出力Ｄｓｉディジタル信号入力Ｄ１に比例させる
ためである。この操作は、丁度従来例の入力抵抗２に流
れる電流がＥｌとＥ２との電位差に比例しているのに対
応している。
て基準ディジタル信号Ｄ２とディジタル信号入力Ｄ１と
の差の絶対値に比例した周波数のクロックパルス全作成
して出力し、アンプダウンカウンタ８のクロック入力と
している。ここで、分周手段７にて基準ディジタル信号
Ｄ２とディジクル信号入力Ｄ１ との差の絶対値に比例
した周波数のクロックパルスを作成するのは、ディジタ
ル信号出力Ｄｓｉディジタル信号入力Ｄ１に比例させる
ためである。この操作は、丁度従来例の入力抵抗２に流
れる電流がＥｌとＥ２との電位差に比例しているのに対
応している。
第６図により第４図の動作を説明すれば、大小判別手段
６においてディジタル信号入力Ｄ１と基準ディジタル信
号Ｄ２との大小判別で、Ｄ２に比べてＤｌの値が犬か小
かによりアップダウンカウンタ８の動作全アップかダウ
ン（またはダウ／かアップ）に切換えている。Ｄｌ、
Ｄ２の関係から、９１・−ジ Ｄｉ＞Ｄ２（また１ｌ−ｊＤｌ〈Ｄ２）ならアップカウ
ント（１〜ｔ３）。
６においてディジタル信号入力Ｄ１と基準ディジタル信
号Ｄ２との大小判別で、Ｄ２に比べてＤｌの値が犬か小
かによりアップダウンカウンタ８の動作全アップかダウ
ン（またはダウ／かアップ）に切換えている。Ｄｌ、
Ｄ２の関係から、９１・−ジ Ｄｉ＞Ｄ２（また１ｌ−ｊＤｌ〈Ｄ２）ならアップカウ
ント（１〜ｔ３）。
Ｄ１＝Ｄ２ならカウント停止（１〜ｔ２． ｔｘ〜ｔ
４１ｔ５〜）。
４１ｔ５〜）。
ＤＩ＜Ｄ２（またはＩ）＋’）Ｄ２）ならダウンカウン
ト（〜ｔ１＋ ｔａ〜ｔ５）。
ト（〜ｔ１＋ ｔａ〜ｔ５）。
する構成にしている。なお、図示のアップダウンカウン
タ８の出力Ｄ３の動作Ｕ、Ｄ＋＼Ｄ２のときのＤ２とＤ
ｌとの差の絶対値が特定の場合全示しているか、実際の
動作ではＤ２とＤｌとの差の絶対値に比例して分周手段
７よりクロックパルス全入力するので傾きは変化する。
タ８の出力Ｄ３の動作Ｕ、Ｄ＋＼Ｄ２のときのＤ２とＤ
ｌとの差の絶対値が特定の場合全示しているか、実際の
動作ではＤ２とＤｌとの差の絶対値に比例して分周手段
７よりクロックパルス全入力するので傾きは変化する。
これにより、全面的にディジタル化された第４図の本発
明の第１実施例□により、積分要素の機能を持ったディ
ジタルフィルタを実現することができる。（１）式に対
応する時定数Ｔ１は、 Ｔ １＝ −（４） ２πｆａＫ 但し５ｆａｘｌｒｊ：、分周手段７の出力であるクロッ
クパルスＳ４の最低周波数、即ち、Ｄ２とＤｌとの差の
絶１０’・−ジ 対値が１のときの周波数である。とじて求めることがで
きる。
明の第１実施例□により、積分要素の機能を持ったディ
ジタルフィルタを実現することができる。（１）式に対
応する時定数Ｔ１は、 Ｔ １＝ −（４） ２πｆａＫ 但し５ｆａｘｌｒｊ：、分周手段７の出力であるクロッ
クパルスＳ４の最低周波数、即ち、Ｄ２とＤｌとの差の
絶１０’・−ジ 対値が１のときの周波数である。とじて求めることがで
きる。
第６図は第４図のアップダウンカウンタ８の具体回路例
である。９はクロックパルス入力端子、１０はアップ信
号入力端子、１１はグラン１言号入力端子、１２〜１５
はディジタル信号出力端子である。ＡＮＤゲー）１６，
１７及びＯＲゲーート１８で成る複会ゲートとフリップ
フロップ１９とでアップダウンカウンタの単位ビラトラ
形成し、これ−ｉ必要ビット数だけ接続してアップダウ
ンカウンタ８を構成できる。この回路は、入力端子１０
が°゛Ｈ″′で入力端子１１が”Ｌ”のとき前段フリッ
プフロップのＱ出力をクロック入力とするアップカウン
タとして動作し、入力端子１０が”Ｌ”′で入力端子１
１が°゛Ｒ″のとき前段フリップフロップのＱ出力を入
力とするダウ７カウンタとして動作する。寸た、入力端
子１０．１１が共にＬ”°の場合は各フリップフロップ
へのクロック入力がなされずカウンタは停止する。ディ
ジタル１言号出力は出力端子１２〜１５から得ることが
１ １１：−ジ できる。
である。９はクロックパルス入力端子、１０はアップ信
号入力端子、１１はグラン１言号入力端子、１２〜１５
はディジタル信号出力端子である。ＡＮＤゲー）１６，
１７及びＯＲゲーート１８で成る複会ゲートとフリップ
フロップ１９とでアップダウンカウンタの単位ビラトラ
形成し、これ−ｉ必要ビット数だけ接続してアップダウ
ンカウンタ８を構成できる。この回路は、入力端子１０
が°゛Ｈ″′で入力端子１１が”Ｌ”のとき前段フリッ
プフロップのＱ出力をクロック入力とするアップカウン
タとして動作し、入力端子１０が”Ｌ”′で入力端子１
１が°゛Ｒ″のとき前段フリップフロップのＱ出力を入
力とするダウ７カウンタとして動作する。寸た、入力端
子１０．１１が共にＬ”°の場合は各フリップフロップ
へのクロック入力がなされずカウンタは停止する。ディ
ジタル１言号出力は出力端子１２〜１５から得ることが
１ １１：−ジ できる。
第７図は第４図の分周手段７の具体回路例であり、第８
図はその動作説明のための波形図である。
図はその動作説明のための波形図である。
第７図において、２０ｉｄクロツクパルスＳ３の入力端
子、２１〜２４はディジタル信号入力Ｄ１と基準ディジ
タル信号Ｄ２との差の絶対値のＬＳＢ−ＭＳＢの入力端
子、２６は分周したクロックパルスＳ４の出力端子、２
６〜２９は分周カラ／りを形成するフリップフロップ、
３０ｉｄクロツクパル゛スＳ３ ｆ反転するインバータ
、３１〜３４はＤｌとＤ２の差の絶対値とインバータ３
ｏの出力とフリップフロップ２６〜２９の出力とを入力
としてデコードするＡＮＤゲート、３６げＡＮＤゲート
３１〜３４の出力の和をとるＯＲゲートである０ 第８図により第７図の動作を説明する。Ｓ５げ分周カウ
ンタ２６〜２９に入力するクロックパルスであり、Ｑ１
〜Ｑ４はそれぞれＱ出力である。０１〜Ｇ２ハ入力端子
２１〜２４が全てＩＩＨ″′のときのＡＮＤゲート３１
〜３４の出力である。今、基準ディジタル信号Ｄ２が「
１０００」でディジタル信号入力Ｄ１が「１１０１」捷
たｉｌ″ｊ：「０Ｏ１１」であるとすると、ＤｌとＤ２
の差の絶対値Ｉ Ｉｈ −Ｄ２１は「ｏｌｏｌ」であル
カら、Ａ Ｎ Ｄ ケー ト３１ 。
子、２１〜２４はディジタル信号入力Ｄ１と基準ディジ
タル信号Ｄ２との差の絶対値のＬＳＢ−ＭＳＢの入力端
子、２６は分周したクロックパルスＳ４の出力端子、２
６〜２９は分周カラ／りを形成するフリップフロップ、
３０ｉｄクロツクパル゛スＳ３ ｆ反転するインバータ
、３１〜３４はＤｌとＤ２の差の絶対値とインバータ３
ｏの出力とフリップフロップ２６〜２９の出力とを入力
としてデコードするＡＮＤゲート、３６げＡＮＤゲート
３１〜３４の出力の和をとるＯＲゲートである０ 第８図により第７図の動作を説明する。Ｓ５げ分周カウ
ンタ２６〜２９に入力するクロックパルスであり、Ｑ１
〜Ｑ４はそれぞれＱ出力である。０１〜Ｇ２ハ入力端子
２１〜２４が全てＩＩＨ″′のときのＡＮＤゲート３１
〜３４の出力である。今、基準ディジタル信号Ｄ２が「
１０００」でディジタル信号入力Ｄ１が「１１０１」捷
たｉｌ″ｊ：「０Ｏ１１」であるとすると、ＤｌとＤ２
の差の絶対値Ｉ Ｉｈ −Ｄ２１は「ｏｌｏｌ」であル
カら、Ａ Ｎ Ｄ ケー ト３１ 。
３３が開き、３２．３４が閉じ、ＯＲゲート３６の出力
Ｓ４ としては分周カウンタの１サイクルで６個のクロ
ックパルスを出力することができる。
Ｓ４ としては分周カウンタの１サイクルで６個のクロ
ックパルスを出力することができる。
即ち、１）１とＤ２の差の絶対値ＩＩｈ−Ｄ２１に比例
したクロックパルスケ分周出力Ｓ４として得ることがで
きる。
したクロックパルスケ分周出力Ｓ４として得ることがで
きる。
第９図は本発明の第２実施例であり、第４図の第１実施
例に乗算手段３６、加算手段３７を付加したものである
。即ち、乗算手段３６においてディジタル信号入力Ｄ１
に係数に’（ｚ乗じた出力Ｄ４を加算手段３７において
アップダウ／カウンタ８の出力Ｄ３と加算し、得られた
出力Ｄｓｉディジタル信号出力とするものである。これ
により、第１実施例の積分要素に比例要素全付加した比
例十積分回路全具現できる。（９）式のＴ２／Ｔ１は、
２ ／Ｔ１− Ｋ （６） １３’・−ジ として求めることができる。
例に乗算手段３６、加算手段３７を付加したものである
。即ち、乗算手段３６においてディジタル信号入力Ｄ１
に係数に’（ｚ乗じた出力Ｄ４を加算手段３７において
アップダウ／カウンタ８の出力Ｄ３と加算し、得られた
出力Ｄｓｉディジタル信号出力とするものである。これ
により、第１実施例の積分要素に比例要素全付加した比
例十積分回路全具現できる。（９）式のＴ２／Ｔ１は、
２ ／Ｔ１− Ｋ （６） １３’・−ジ として求めることができる。
なお、乗算手段３６は のべき乗の乗算であれば、特に
複雑な乗算回路を必要とせず、単にディジタルｆ言号入
力Ｄ１のビラトラシフトするだけで対処できる。またア
ップダウンカウンタ８の極性が負の場合、即ち、ＤＩ＜
Ｄ２でアップカウントし、Ｄｉ＞Ｄ２でダウンカウント
する場合は、加算手段３７を減算手段とし、Ｄ３からＤ
４ｆ減算する構成にすればよい。捷た、基準信号発生手
段５は特にゲート回路等を必要とせず、単に°′Ｈ″″
が゛°Ｌパかの固定した２進数のディジタル信号を発生
させるだけで済ませることができる。また、アップダウ
ンカウンタ８へのアップ・ダウン指令は、大小判別手段
６の出力Ｓ＋、Ｓ２の何れか一方金用いる構成が可能な
ことは言うまでもない。
複雑な乗算回路を必要とせず、単にディジタルｆ言号入
力Ｄ１のビラトラシフトするだけで対処できる。またア
ップダウンカウンタ８の極性が負の場合、即ち、ＤＩ＜
Ｄ２でアップカウントし、Ｄｉ＞Ｄ２でダウンカウント
する場合は、加算手段３７を減算手段とし、Ｄ３からＤ
４ｆ減算する構成にすればよい。捷た、基準信号発生手
段５は特にゲート回路等を必要とせず、単に°′Ｈ″″
が゛°Ｌパかの固定した２進数のディジタル信号を発生
させるだけで済ませることができる。また、アップダウ
ンカウンタ８へのアップ・ダウン指令は、大小判別手段
６の出力Ｓ＋、Ｓ２の何れか一方金用いる構成が可能な
ことは言うまでもない。
発明の効果
本発明のディジタルフィルタは基準信号発生手段、大小
判別手段、分周手段、アップダウンカウンタを用いるだ
けの比較的簡単な構成で積分回路を構成でき、さらに乗
算手段、加算手段０たは減１４ヘージ 算手段）を用いることにより比例＋積分回路を実現でき
、周辺部品を何ら必要とせず、ＩＣ内部回路として用い
ることができピン数は不要にできる等、その実用的効果
は犬である。
判別手段、分周手段、アップダウンカウンタを用いるだ
けの比較的簡単な構成で積分回路を構成でき、さらに乗
算手段、加算手段０たは減１４ヘージ 算手段）を用いることにより比例＋積分回路を実現でき
、周辺部品を何ら必要とせず、ＩＣ内部回路として用い
ることができピン数は不要にできる等、その実用的効果
は犬である。
第１図は従来のフィルタの１例を示すブロック図、第２
図はその動作波形図、第３図は従来のフィルタの他の例
を示すブロック図、第４図は本発明のディジタルフィル
タの第１実施例を示すブロック図、第６図はその動作波
形図、第６図はアップダウ／カウンタの１例を示す具体
回路図、第７図は分周手段の１例を示す具体回路図、第
８図はその動作波形図、第９図は本発明ディジタルフィ
ルタの第２実施例を示すブロック図である。 ６・・・・・・基準信号発生手段、６・・・・・・大小
判別手段、７・・・・・・分周手段、８・・・・・アッ
プダウンカウ／り、３６・・・・・・乗算手段、３７・
・・・・加算手段（または減算手段）。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第５図 第４図
図はその動作波形図、第３図は従来のフィルタの他の例
を示すブロック図、第４図は本発明のディジタルフィル
タの第１実施例を示すブロック図、第６図はその動作波
形図、第６図はアップダウ／カウンタの１例を示す具体
回路図、第７図は分周手段の１例を示す具体回路図、第
８図はその動作波形図、第９図は本発明ディジタルフィ
ルタの第２実施例を示すブロック図である。 ６・・・・・・基準信号発生手段、６・・・・・・大小
判別手段、７・・・・・・分周手段、８・・・・・アッ
プダウンカウ／り、３６・・・・・・乗算手段、３７・
・・・・加算手段（または減算手段）。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第５図 第４図
Claims (2)
- （１）基準となる２進数のディジタル信号を発生させる
基準信号発生手段と、前記基準信号発生手段の出力と２
進数のディジタル信号入力とを大小判別し、その大小関
係に応じて出力を発生する大小判別手段と、前記ディジ
タル信号入力とりｏツクパルスとを入力とし、前記クロ
ックパルスを分周して前記基準信号発生手段の出力と前
記ディジタル信号入力との差の絶対値に比例した周波数
のクロックパルスを作成する分周手段と、前記大小判別
手段の出力と前記分周手段の出力とを入力とし、前記大
小判別手段の出力が犬（または小）のときアップカウン
トし、小（または太）のときダウンカウントするアップ
タウンカウンタとを具備し、前記アップダウンカウンタ
より２進数のディジタル信号出力を得ることを特徴とす
るディジクルフィルタ。 ２・・−ジ - （２）基準となる２進数のディジタル信号を発生させる
基準信号発生手段と、前記基準信号発生手段の出力と２
進数のディジタル信号入力とを大小判別し、その大小関
係に応じて出方を発生する大小判別手段と、前記ディジ
タル信号入力とクロックパルスとを入力とし、前記クロ
ックパルス全分周して前記基準信号発生手段の出方と前
記ディジタル信号入力との差の絶対値に比例した周波数
のクロックパルスを作成する分周手段と、前記大小判別
手段の出方と前記分周手段の出力とを入力とし、前記大
小判別手段の出方が犬（または小）のときアップカウン
トし、小（または犬）のときダウ７カウントするアップ
タウンカウンタと、前記ディジタル信号入力に係数を乗
じる乗算手段と、前記アップタウンカウンタの出力と前
記乗算手段の出刃とを加算（または減Ｓ）する加算手段
（または減算手段）とを具備し、前記加算手段（または
減算手段）より２進数のディジタル信号出力を得ること
を特徴とするディジタルフィルタ。 ３１、 ワ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20975182A JPS59100609A (ja) | 1982-11-30 | 1982-11-30 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20975182A JPS59100609A (ja) | 1982-11-30 | 1982-11-30 | デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59100609A true JPS59100609A (ja) | 1984-06-09 |
| JPH0530084B2 JPH0530084B2 (ja) | 1993-05-07 |
Family
ID=16578027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20975182A Granted JPS59100609A (ja) | 1982-11-30 | 1982-11-30 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100609A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142015A (ja) * | 1984-08-02 | 1986-02-28 | Matsushita Electric Ind Co Ltd | デイジタル式位相制御装置 |
| EP0271301A2 (en) * | 1986-12-08 | 1988-06-15 | Honeywell Inc. | Time interval to digital converter with smoothing |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS524143A (en) * | 1975-06-27 | 1977-01-13 | Mitsubishi Electric Corp | Digital filter |
-
1982
- 1982-11-30 JP JP20975182A patent/JPS59100609A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS524143A (en) * | 1975-06-27 | 1977-01-13 | Mitsubishi Electric Corp | Digital filter |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142015A (ja) * | 1984-08-02 | 1986-02-28 | Matsushita Electric Ind Co Ltd | デイジタル式位相制御装置 |
| EP0271301A2 (en) * | 1986-12-08 | 1988-06-15 | Honeywell Inc. | Time interval to digital converter with smoothing |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0530084B2 (ja) | 1993-05-07 |
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