JPS63224677A - インバ−タ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野１ 本発明は、２個のスイッチング素子を交互にオンオフさ
せるインバータ装置に関するものである。

［背景技術］ 第２図は３相の交流電源を発生させろインバータ装置の
概略構成図を示し、直流電源６にスイッチング素子とし
てのトランジスタＴｒｌ〜Ｔｒ６が接続しである。つま
り、２個のトランジスタＴ「１゜Ｔｒ２、Ｔｒ　３　ｔ
　Ｔ　ｒ　４、ＴｒＨＴｒ６が直列に接続され、夫々の
直列回路が直流電源６に並列に接続されでいる。各トラ
ンジスタＴ　Ｉ”　＋　ｓ　Ｔ　ｒ　ｚ・・・のベース
には第２図に示すような互いに反転位相とした駆動用パ
ルスが入力され、トランジスタＴ　ｒｌ　ｔ　Ｔ　ｒ　
２が交互にオンオフされる。つまり、トランジスタＴｒ
。

のベース（Ｕ）と、トランジスタＴｒ２のベース（ｉＪ
）には第２図に示すパルスが入力されるのであるが、ト
ランジスタＴ　「ｌ　、　Ｔ　ｒ２が同時にオンするの
を防止するために、デッドタイム（第２図の波形の斜線
部分）、つまり、パルスの立ち上がり部分において所定
期間をオフ期間としているものである。

このデッドタイムを作成するデッドタイム作成回路とし
ては、従来、第３図に示すようなものが用いられていた
。すなわち、ＣＲ回路とコンパレータＣＰ　＋　ｔ　Ｃ
Ｐ　２という構成としていた。第３図ではＵ、（Ｊ相の
み記載しているが、Ｖ、ｖ相、Ｗ。

Ｑ相も同様である。端子７からは方形波の駆動用パルス
Ｕ。が入力され、その立ち上がりは抵抗Ｒ０とコンデン
サＣ１どの時定数で遅れ、そのパルスは基準電圧と比較
され、コンパレータＣＰ、により波形整形されて同図に
示すような、デッドタイムを有する駆動用パルスが端子
からＵ相として出力される。また、Ｕ相としては、イン
バータＩ。

により反転され、その反転パルスが上記と同様に遅延さ
れ、またコンパレータＣＰ２により比較されて出力され
る。尚、パルスの立ち下がり部分においてコンデンサＣ
３に充電された電荷は、グイオードＤ１と低抵抗Ｒ２と
により急速に放電せしめて、パルスの立ち下がり部分の
遅れを防止している。かかる従来例においては、出力電
流波形改善のために可能な限９デ、ツドタイムを小さく
使用としても、遅延素子として抵抗とコンデンサを用い
ているために、正確な時間管理ができないことから、デ
ッドタイムを大きめにとらざるを得なかったり、インバ
ータ装置の容量によるデッドタイムの差異には、各々違
った数値のＣＲ回路を用意しなければならないという問
題があった。

［発明の目的１ 本発明は、上述の点に鑑みて提供したものであって、正
確な時間管理が可能で、しかもインバータ装置の容量に
よるデッドタイムの差異にも簡単に対応でき、また、安
価な構成が可能なインバータｊｉｆｆ！を提供すること
を目的としたものである。

［発明の開示１ （構成） 本発明は、直流電源に２個のスイッチング素子からなる
直列回路を並列に接続し、該２個のスイッチング素子に
駆動用パルスを入力し、スイッチング素子を交互にオン
オフさせて交流電源を出力するようにしたインバータ装
置において、駆動用パルスの立ち上がりからクロックパ
ルスをカウントするカウンタと、カウンタの出力を受け
て複数のカウント数を任意に設定してカウント数を出力
する論理回路からなる論理回路部と、論理回路部の複数
の出力の内の１つを出力する切換回路と、切換回路を介
した論理回路部の出力によりカウント数に対応した時間
だけ遅れたスイッチング素子駆動用のパルスを出力する
と共に、反転出力によリカクンタのカウント動作を停止
せしめる７リツププロツプとでスイッチング素子を駆動
する駆動用パルスの立ち上がりを所定時間遅延させるデ
ッドタイム作成回路を設けることにより、駆動用パルス
の立ち上がりからカウンタによりクロックパルスのカウ
ントをし、任意に設定した論理回路部からカウンタが設
定値に達した場合に信号を出力し、この出力は切換回路
を介してフリップフロップに入力され、この信号を受け
てフリップフロップではカウント数に対応した時間だけ
遅れたパルスをスイッチング素子に出力し、同時にフリ
ップフロップの反転出力によりカウンタのカウント動作
を停止せしめるようにし、スイッチング素子を駆動する
駆動用パルスの立ち上がりを所定時間遅延させるように
したことを特徴とするものである。

（実施例） 以下、本発明の実施例を図面により説明する。

尚、トランジスタＴｒｌ・・・のインバータ１！置は従
来と同様であるから、説明は省略し、本発明の要旨であ
るデッドタイム作成回路について詳述する。

第１図はデッドタイム作成回路の具体回路図を示し、ク
ロックパルスＣＬＫを受けて分周するＤ７す７プ７０ツ
ブ（以下、ＤＦ／Ｆと称す）５と、端子７から入力され
るＵ相の駆動用パルスＵ０が入力され、ＤＦ／Ｆ５から
のクロックパルスをカウントするカウンタ１　ａ、　１
　ｂと、カウンタ１　ａｔ　１　ｂのカウント数を任意
に設定してその設定値に達した時に信号を出力する論理
回路部２　ａｔ　２　ｂと、論理回路部２　ａ、　２　
ｂの出力を受けてトランノスタＴｒ、、Ｔｒ２のベース
に駆動用パルスとして出力し、また、カウンタ１　ａ、
　１　ｂのカウント動作を停止せしめるＤＦ／Ｆ４ａ、
４６等からデッドタイム作成回路を構成している。尚、
第１図では、論理回路部２　ａ、　２　ｂはアンドデー
）Ｇ１．Ｇ２、Ｇ６．Ｇ７を用いて構成しているが、デ
ートの組み合わせは任意である。アンドデー）Ｇ、、Ｇ
２の出力は夫々アンドデー）Ｇｚ＊Ｇ４に入力され、ア
ンドデー）Ｇ、、Ｇ、の出力はオアデー）Ｇ９を介して
ＤＦ／Ｆ４ａの入力端子りに入力している。論理回路部
２ａでは、カウンタ１ａのカウント数を設定し、また、
複数のカウント数を設定できるように２個のアンドデー
）Ｇ、、Ｇ２を用いているものである。つまり、カウン
タ１ａの出力端Ｑ０とＧ３がアンドデートＧ、に入力さ
れ、出力端Ｑ２とＱ、とは７ンドデートＧ２に入力され
ている。従って、カウンタ１ａのカウント数が「１００
１」となった場合にはアンドデー）　Ｇ　＋から信号が
出力され、カウンタ１ａのカウント数が［１１００Ｊと
なった場合にはアンドデー）Ｇ２から信号が出力される
ことになる。尚、３個以上のアンドデートを用いで異な
るカウント数を設定するようにしてもよい。

スイッチＳＷ１インバータＩ３等から構成される切換回
路３は上記設定しだカウント数に対応した出力信号を切
り換えるものであり、アンドデー）　Ｇ　ｓ　−Ｇ　＜
の他方の入力端に信号が入力するようにしている。また
、Ｄ　Ｆ／Ｆ　５の出力端αから反転出力をＤＦ／Ｆ４
ａのクロック端子ＣＬＫに入力するようにし、ＤＦ／Ｆ
４ａの出力端αはカウンタ１ａのチップイネーブル端子
ＣＥに接続し、ＤＦ／Ｆ４ｇが反転したときに、っまり
カウンタ１ａが所定のカウント数をカウントしたときに
カウンタ１ａのカウント動作を停止するようにしている
。尚、他方の論理回路部２ｂ側も同様に構成しである。

尚、第１図では、Ｕ、ｕ相のみの回路を示しているが、
他のＶ、ｖ相、Ｗ　ｙ　Ｗ相も同様に構成されている。

次に動作を説明する。クロックパルスＣＬＫはＤ　Ｆ／
Ｆ　５に入力されて、出力端Ｑから出力されたクロック
パルスはカウンタ１ａのクロック端子に入力されている
。また、ＤＦ／Ｆ５の出力端ζからは反転したクロック
パルスがＤＦ／Ｆ４ａのクロック端子に入力されている
。メインコントロール部（図示せず）で作成された各相
の駆動用パルス、ここではＵ０相の駆動用パルスは端子
７に入力され、端子７より直接カウンタ１ａに入力され
、同時にインバータＩ２を介してカウンタ１ａに入力さ
れる。Ｌレベルのときにカウントを停止していたカウン
タ１ａは、パルスの立ち上がりで起動され、クロックパ
ルスをカウントする。今、スイッチＳＷはオフしている
とする。カウンタ１ａがカウントしてカウント数がＦｌ
ｏｏＩＪになると、アンドデートＧ、の出力はＨレベル
となり、また、アンドデートＧ、の出力もＨレベルとな
って、オアデートＧ、を介してＤＦ／Ｆ４ａに入力され
る。ＤＦ／Ｆ４ａでは、クロック端子に入力されるクロ
ックパルスの立ち上がりで出力端ＱからＨレベルの信号
を出力すると同時に、出力端αから反転出力をカウンタ
１ａのチップイネーブル端子ＣＥに入力してカウンタ１
ａのカウント動作を停止せしめる。

従って、ＤＦ／Ｆ４ａにはＨレベルの信号が入力された
ままであり、出力端ＱからはＨレベルの信号が出力され
る。カウンタ１ａに入力される駆動用パルスの立ち下が
りにより、カウンタ１ａはリセットされて、アンドデー
）Ｇ、、Ｇ、の出力はＬレベルとなるため、ＤＦ／Ｆ４
ａの出力端ＱはＬレベルとなる。従って、駆動用パルス
の立ち上がりから、カウンタ１＆によるカウント数に対
応した時間だけ遅れてＤＦ／Ｆ４ａからトランジスタＴ
ｒｌのベースに入力されるパルス、つまり、デッドタイ
ムを作成したパルスＵが出力され、また、パルスの立ち
下が９のときに、カウンタ１ａはすぐにリセットされる
ため、パルスの立ち下がりにおける時間遅れはない。こ
のように、デッドタイムの作成を、クロックパルスをカ
ウンタ１ａでカウントしてそのカウント数でもりで行な
っているため、デッドタイムの正確な時間管理を行なう
ことができるものである。尚、カウンタ１ｂ側の動作ら
上記と同様に動作するものであり、ＤＦ／Ｆ４１３から
はトランジスタＴｒ２のベースに入力されるパルスＵが
出力されるものである。

次１こ、スイッチＳＷをオンすれば、インバータ■３の
出力がＨレベルとなり、アンドデートＧ。

の一方の人力連子をＨレベルとするため、論理回路部２
ａの７ンドデー）Ｇ２の出力でもって打なうため、カウ
ンタ１ａのカウント数を切り換えるようにしている。こ
のスイッチＳＷの切換により、インバータ装置の容量に
よるデッドタイムの差異に対応できるものである。従っ
て、インバータ装置のどの容量にも同一のデッドタイム
作成回路を利用でき、しがち、アンドデート等のデート
回路だけで構成しているため、ゲートアレイなどを利用
すれば、安価にデッドタイム作成回路を形成することが
できる。

［発明の効果１ 本発明は上述のように、直流電源に２個のスイッチング
素子からなる直列回路を並列に接続し、該２個のスイッ
チング素子に駆動用パルスを入力し、スイッチング素子
を交互にオンオフさせて交流電源を出力するようにした
インバータ１ＮｆＦ１におぃで、駆動用パルスの立ち上
がりからタロツクパルスをカウントするカウンタと、カ
ウンタの出力を受けて複数のカウント数を任意に設定し
てカウント数を出力するｉ！１１哩回路からなる論理回
路部と、論理回路部の複数の出力の内の１つを出力する
切換回路と、切換回路を介した論理回路部の出力により
カウント数に対応した時間だけ遅れたスイッチング素子
駆動用のパルスを出力すると共に、反転出力によりカウ
ンタのカウント動作を停止せしめる７リツププロツプと
でスイッチング素子を駆動する駆動用パルスの立ち上が
りを所定時間遅延させるデッドタイム作成回路を設けた
ものであるから、駆動用パルスの立ち上がりからカウン
タによりクロックパルスのカウントをし、任意に設定し
た論理回路部からカウンタが設定値に達した場合に信号
を出力し、この出力は切換回路を介してフリップフロッ
プに入力され、この信′号を受けてフリップフロップで
はカウント数に対応した時間だけ遅れたパルスをスイッ
チング素子に出力し、同時に７リツププロツプの反転出
力によりカウンタのカウント動作を停止せしめるように
し、スイッチング素子を駆動する駆動用パルスの立ち上
がりを所定時間遅延させるデッドタイムを形成したパル
スを形成することができるものであり、このように、カ
ウンタでクロックパルスをカウントしてそのカウント数
に応じた時間でもってデッドタイムを設けるようにして
いることで、デッドタイムの正確な時間管理を行なうこ
とができ、しかも、インバータ装置の容量によるデッド
タイムの差異は、切換回路を切り換え動作させてカウン
タのカウント数を切り換えることで、対応できるもので
あり、そのため、どの容量にも同一のデッドタイム作成
回路を利用できる効果を奏し、また、論理回路部は論理
回路で構成していることで、例えばデートアレイなどを
利用すれば、安価にデッドタイム作成回路を形成するこ
とができる効果を奏するものである。

【図面の簡単な説明】

第１図は本発明の実施例のデッドタイム作成回路の具体
回路図、第２図はインバータ装置の概略回路図、第３図
は従来例のデッドタイム作成回路の具体回路図である。 １　ａｔ　１　ｂはカウンタ、２　ａ、　２　ｂは論理
回路部、３は切換回路、４　ａｔ　４　ｂはＤ７リツプ
７０．プ、６は直流電源である。

Claims (1)

【特許請求の範囲】
1. （１）直流電源に２個のスイッチング素子からなる直列
   回路を並列に接続し、該２個のスイッチング素子に駆動
   用パルスを入力し、スイッチング素子を交互にオンオフ
   させて交流電源を出力するようにしたインバータ装置に
   おいて、駆動用パルスの立ち上がりからクロックパルス
   をカウントするカウンタと、カウンタの出力を受けて複
   数のカウント数を任意に設定してカウント数を出力する
   論理回路からなる論理回路部と、論理回路部の複数の出
   力の内の１つを出力する切換回路と、切換回路を介した
   論理回路部の出力によりカウント数に対応した時間だけ
   遅れたスイッチング素子駆動用のパルスを出力すると共
   に、反転出力によりカウンタのカウント動作を停止せし
   めるフリップフロップとでスイッチング素子を駆動する
   駆動用パルスの立ち上がりを所定時間遅延させるデッド
   タイム作成回路を設けて成るインバータ装置。