JPH0142425B2 - - Google Patents
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- Publication number
- JPH0142425B2 JPH0142425B2 JP58004482A JP448283A JPH0142425B2 JP H0142425 B2 JPH0142425 B2 JP H0142425B2 JP 58004482 A JP58004482 A JP 58004482A JP 448283 A JP448283 A JP 448283A JP H0142425 B2 JPH0142425 B2 JP H0142425B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- digital signal
- down counter
- output
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/64—Digital differential analysers, i.e. computing devices for differentiation, integration or solving differential or integral equations, using pulses representing increments; Other incremental computing devices for solving difference equations
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- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
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- Mathematical Optimization (AREA)
- Mathematical Physics (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は２進数の入力デイジタル信号に積分特
性を付加した出力デイジタル信号を得るデイジタ
ル式積分回路に関するものである。
性を付加した出力デイジタル信号を得るデイジタ
ル式積分回路に関するものである。
従来例の構成とその問題点
第１図はアナログ式積分回路の従来例を示すブ
ロツク図、第２図はその動作説明に供する波形図
である。
ロツク図、第２図はその動作説明に供する波形図
である。
アナログ式積分回路の構成要素はアペアンプ
１、入力抵抗２、帰還コンデンサ３である。今、
入力電圧E1、E2に電位差が生じると入力抵抗２
に電流が流れ、帰還コンデンサ３に電荷が充電さ
れて出力電圧E0が変化する。出力電圧E0は、 E1＞E2のとき電位が下降（〜t1、t4〜t5）し、 E1＝E2のとき電位が停止（t1〜t2、t5〜）し、 E1＜E2のとき電位が上昇（t2〜t3）する 特性を持つている。この回路の伝達関係G(S)は、 G(S)＝１／ST (1) となる。但し、Ｔ＝CR、Ｃは帰還コンデンサ３
の容量、Ｒは入力抵抗２の抵抗値、Ｓはラプラス
演算子である。即ち、積分特性を有している。
１、入力抵抗２、帰還コンデンサ３である。今、
入力電圧E1、E2に電位差が生じると入力抵抗２
に電流が流れ、帰還コンデンサ３に電荷が充電さ
れて出力電圧E0が変化する。出力電圧E0は、 E1＞E2のとき電位が下降（〜t1、t4〜t5）し、 E1＝E2のとき電位が停止（t1〜t2、t5〜）し、 E1＜E2のとき電位が上昇（t2〜t3）する 特性を持つている。この回路の伝達関係G(S)は、 G(S)＝１／ST (1) となる。但し、Ｔ＝CR、Ｃは帰還コンデンサ３
の容量、Ｒは入力抵抗２の抵抗値、Ｓはラプラス
演算子である。即ち、積分特性を有している。
なお、入力抵抗２を流れる電流の大きさは、入
力電流E1，E2の電位差に比例するため、帰還コ
ンデンサ３の電荷の充放電も比例する。しかる
に、第２図に示す出力電圧E0の電位の傾きは、
E1，E2の電位差に比例して変化する。
力電流E1，E2の電位差に比例するため、帰還コ
ンデンサ３の電荷の充放電も比例する。しかる
に、第２図に示す出力電圧E0の電位の傾きは、
E1，E2の電位差に比例して変化する。
係る積分回路を集積回路（ic）化する場合には
入出力用のピン３個と外付けのCR部品２個を必
要とし、ic化による外付け部品の削減及びピン数
削減の妨げとなつていた。また、アナログ回路で
あるため電源電圧の変動を受け易い等の問題点が
あつた。
入出力用のピン３個と外付けのCR部品２個を必
要とし、ic化による外付け部品の削減及びピン数
削減の妨げとなつていた。また、アナログ回路で
あるため電源電圧の変動を受け易い等の問題点が
あつた。
発明の目的
本発明は前記従来の問題点を解消するもので、
全ての構成要素をデイジタル化したデイジタル式
積分回路を提供することを目的とするものであ
る。
全ての構成要素をデイジタル化したデイジタル式
積分回路を提供することを目的とするものであ
る。
発明の構成
本発明は、クロツクパルスを入力デイジタル信
号と所定値との差の絶対値に比例した周波数に分
周する分周手段と、前記入力デイジタル信号の最
上位の少なくとも１ビツトをアツプダウン信号入
力とし、前記分周手段の出力をクロツク入力とす
るアツプダウンカウンタとを具備し、前記アツプ
ダウンカウンタより出力デイジタル信号を得るデ
イジタル式積分回路であり、全ての構成要素をデ
イジタル化したため、外付け部品を不要にできる
と共に、icの内蔵回路として用いることにより入
出力ピンも不要にできるものであり、さらに電源
電圧の依存性をを皆無にできる等の特長を有する
ものである。
号と所定値との差の絶対値に比例した周波数に分
周する分周手段と、前記入力デイジタル信号の最
上位の少なくとも１ビツトをアツプダウン信号入
力とし、前記分周手段の出力をクロツク入力とす
るアツプダウンカウンタとを具備し、前記アツプ
ダウンカウンタより出力デイジタル信号を得るデ
イジタル式積分回路であり、全ての構成要素をデ
イジタル化したため、外付け部品を不要にできる
と共に、icの内蔵回路として用いることにより入
出力ピンも不要にできるものであり、さらに電源
電圧の依存性をを皆無にできる等の特長を有する
ものである。
実施例の説明
第３図は本発明の実施例を示すブロツク図であ
り、第４図はその動作波形図である。
り、第４図はその動作波形図である。
第３図において、４は分周手段、５はアツプダ
ウンカウンタであり、D0は所定値、D1は入力デ
イジタル信号、D2は出力デイジタル信号、S1は
クロツクパルス、S2は分周出力である。
ウンカウンタであり、D0は所定値、D1は入力デ
イジタル信号、D2は出力デイジタル信号、S1は
クロツクパルス、S2は分周出力である。
入力デイジタル信号D1は、クロツクパルスS1
と共に分周手段４の入力とし、クロツクパルスS1
を入力デイジタル信号D1と所定値D0との差の絶
対値に比例した周波数に分周する。一方、入力デ
イジタル信号のD1の最上位の少なくとも１ビツ
トをアツプダウン信号とし、分周手段４の分周出
力S2をクロツク信号としてアツプダウンカウンタ
５に入力し、出力デイジタル信号D2を得る構成
にしている。
と共に分周手段４の入力とし、クロツクパルスS1
を入力デイジタル信号D1と所定値D0との差の絶
対値に比例した周波数に分周する。一方、入力デ
イジタル信号のD1の最上位の少なくとも１ビツ
トをアツプダウン信号とし、分周手段４の分周出
力S2をクロツク信号としてアツプダウンカウンタ
５に入力し、出力デイジタル信号D2を得る構成
にしている。
第４図により第３図の動作を説明すれば、入力
デイジタル信号D1が所定値D0より大か小かによ
りアツプダウンカウンタ５の動作をアツプかダウ
ン（またはダウンかアツプ）に切換えている。即
ち、出力D2はD1とD0の関係が、D1＞D0（または
D1＜D0）のときアツプカウント（t2〜t3）、D1＝
D0のときカウント停止（t1〜t2、t3〜t4、t5〜）、
D1＜D0（またはD1＞D0）のときダウンカウント
（〜t1、t4〜t5）させる構成している。
デイジタル信号D1が所定値D0より大か小かによ
りアツプダウンカウンタ５の動作をアツプかダウ
ン（またはダウンかアツプ）に切換えている。即
ち、出力D2はD1とD0の関係が、D1＞D0（または
D1＜D0）のときアツプカウント（t2〜t3）、D1＝
D0のときカウント停止（t1〜t2、t3〜t4、t5〜）、
D1＜D0（またはD1＞D0）のときダウンカウント
（〜t1、t4〜t5）させる構成している。
ここで、D1＞D0かD1＜D0かの検出は、入力デ
イジタル信号D1の最上位の少なくとも１ビツト
を利用すればよい。即ち、入力デイジタル信号
D1が６ビツトで、所定値D0が100000の場合を例
にとり、入力デイジタル信号D1の最上位の１ビ
ツトが１のときD1＞D0とし、０のときD1＜D0と
すれば簡単に大か小かの検出が可能である。な
お、この場合、所定値D0を011111としても同様
の検出が可能である。
イジタル信号D1の最上位の少なくとも１ビツト
を利用すればよい。即ち、入力デイジタル信号
D1が６ビツトで、所定値D0が100000の場合を例
にとり、入力デイジタル信号D1の最上位の１ビ
ツトが１のときD1＞D0とし、０のときD1＜D0と
すれば簡単に大か小かの検出が可能である。な
お、この場合、所定値D0を011111としても同様
の検出が可能である。
上記の例は、所定値D0を入力デイジタル信号
D1の1/2の値に設定する場合であるが、1/4、3/4
の値に設定することも可能である。まず、1/4の
場合は、D0を010000（または001111）とし、D1の
最上位の２ビツトの論理和が１のときD1＞D0と
し、０のときD1＜D0とすればよい。また、3/4の
場合は、D0を110000（または101111）とし、D1の
最上位の２ビツトの論理積が１のときD1＞D0と
し、０のときD1＜D0とすればよい。また、D0を
他の値、例えば3/8、5/8の値に設定することも可
能である。但し、検出のための論理回路が多少複
雑となるのは否めない。
D1の1/2の値に設定する場合であるが、1/4、3/4
の値に設定することも可能である。まず、1/4の
場合は、D0を010000（または001111）とし、D1の
最上位の２ビツトの論理和が１のときD1＞D0と
し、０のときD1＜D0とすればよい。また、3/4の
場合は、D0を110000（または101111）とし、D1の
最上位の２ビツトの論理積が１のときD1＞D0と
し、０のときD1＜D0とすればよい。また、D0を
他の値、例えば3/8、5/8の値に設定することも可
能である。但し、検出のための論理回路が多少複
雑となるのは否めない。
次に、分周手段４において、クロツクパルスS1
を入力デイジタル信号D1と所定値D0との差の絶
対値に比例した周波数に分周し、その分周出力S2
をアツプダウンカウンタ５のクロツク入力として
いるため、入力デイジタル信号D1の大きさに比
例したアツプカウント、ダウンカウントが可能で
ある。これは、丁度第１図の従来例で入力の電位
差に比例して帰還コンデンサの充放電を行なうの
をデイジタル的に具現したものである。ここで、
(1)式の時定数Ｔは、 Ｔ＝１／CK (2) として求めることができる。但し、ckは分周手
段４の分周出力S2の最低周波数、即ち、D1とD0
の差の絶対値が１のときの周波数である。
を入力デイジタル信号D1と所定値D0との差の絶
対値に比例した周波数に分周し、その分周出力S2
をアツプダウンカウンタ５のクロツク入力として
いるため、入力デイジタル信号D1の大きさに比
例したアツプカウント、ダウンカウントが可能で
ある。これは、丁度第１図の従来例で入力の電位
差に比例して帰還コンデンサの充放電を行なうの
をデイジタル的に具現したものである。ここで、
(1)式の時定数Ｔは、 Ｔ＝１／CK (2) として求めることができる。但し、ckは分周手
段４の分周出力S2の最低周波数、即ち、D1とD0
の差の絶対値が１のときの周波数である。
さらに、アツプダウンカウンタ５には、計数出
力D2をデコードしてD2が最大値及び最小値のと
きに入力されるクロツク、即ち、分周手段４の分
周出力S2の入力を禁止する機能を付加する。これ
により、アツプダウンカウンタ５のオーバーフロ
ー及びアンダーフローを防止できる。クロツク入
力の禁止は、D2のデコード出力によりアツプダ
ウンカウンタ５のクロツク入力部で行なつても良
いし、分周手段４で行なつてもよい。
力D2をデコードしてD2が最大値及び最小値のと
きに入力されるクロツク、即ち、分周手段４の分
周出力S2の入力を禁止する機能を付加する。これ
により、アツプダウンカウンタ５のオーバーフロ
ー及びアンダーフローを防止できる。クロツク入
力の禁止は、D2のデコード出力によりアツプダ
ウンカウンタ５のクロツク入力部で行なつても良
いし、分周手段４で行なつてもよい。
なお、D2が最大値でクロツク禁止した場合は
次のダウン指令で、また最小値でクロツク禁止し
た場合は、次のアツプ指令でクロツク禁止を解除
する構成にすることは言うまでもない。
次のダウン指令で、また最小値でクロツク禁止し
た場合は、次のアツプ指令でクロツク禁止を解除
する構成にすることは言うまでもない。
発明の効果
本発明のデイジタル式積分回路は、分周手段
４、アツプダウンカウンタ５を用いるだけの極め
て簡単な構成で済み、かつ周辺部品を何ら必要と
せず、ic内部回路として用いるピン数は不要にで
き、さらに電源電圧の依存性を皆無にできる等、
その実用的効果は大である。
４、アツプダウンカウンタ５を用いるだけの極め
て簡単な構成で済み、かつ周辺部品を何ら必要と
せず、ic内部回路として用いるピン数は不要にで
き、さらに電源電圧の依存性を皆無にできる等、
その実用的効果は大である。
第１図は従来のアナログ式積分回路のブロツク
図、第２図はその動作波形図、第３図は本発明の
デイジタル式積分回路の一実施例のブロツク図、
第４図はその動作波形図である。 ４……分周手段、５……アツプダウンカウン
タ。
図、第２図はその動作波形図、第３図は本発明の
デイジタル式積分回路の一実施例のブロツク図、
第４図はその動作波形図である。 ４……分周手段、５……アツプダウンカウン
タ。
Claims (1)
- 【特許請求の範囲】 １ クロツクパルスを入力デイジタル信号と所定
値との差の絶対値に比例した周波数に分周する分
周手段と、前記入力デイジタル信号の最上位の少
なくとも１ビツトをアツプダウン信号入力とし、
前記分周手段の出力をクロツク入力とするアツプ
ダウンカウンタとを具備し、前記アツプダウンカ
ウンタより出力デイジタル信号を得ることを特徴
とするデイジタル式積分回路。 ２ 所定値の最上位ビツトを１または０とし、他
のビツトを全て０または１とすることを特徴とす
る特許請求の範囲第１項記載のデイジタル式積分
回路。 ３ アツプダウンカウンタの最大、最小値を検出
した信号とアツプダウン信号とによりアツプダウ
ンカウンタのクロツク入力を制御することを特徴
とする特許請求の範囲第１項記載のデイジタル式
積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004482A JPS59128636A (ja) | 1983-01-14 | 1983-01-14 | デイジタル式積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004482A JPS59128636A (ja) | 1983-01-14 | 1983-01-14 | デイジタル式積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59128636A JPS59128636A (ja) | 1984-07-24 |
| JPH0142425B2 true JPH0142425B2 (ja) | 1989-09-12 |
Family
ID=11585317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58004482A Granted JPS59128636A (ja) | 1983-01-14 | 1983-01-14 | デイジタル式積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59128636A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731045A (en) * | 1980-08-01 | 1982-02-19 | Hitachi Ltd | Digital integrator for bipolar signal |
| JPS5773454A (en) * | 1980-10-23 | 1982-05-08 | Ushio Inc | Integration network using voltage-to-frequency converter |
-
1983
- 1983-01-14 JP JP58004482A patent/JPS59128636A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59128636A (ja) | 1984-07-24 |
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