KR910005636Y1

KR910005636Y1 - 아날로그/디지탈 변환기

Info

Publication number: KR910005636Y1
Application number: KR2019880011901U
Authority: KR
Inventors: 방삼룡
Original assignee: 삼성반도체통신 주식회사; 강진구
Priority date: 1988-07-23
Filing date: 1988-07-23
Publication date: 1991-07-27
Also published as: KR900003934U

Abstract

내용 없음.

Description

아날로그/디지탈 변환기

제 1 도는 종래 전병렬방식의 아날로그/디지탈 변환기의 회로도.

제 2 도는 종래 양 기울기방식의 아날로그/디지탈 변환기의 회로도.

제 3 도는 본 고안 아날로그/디지탈 변환기의 회로도.

* 도면의 주요부분에 대한 부호의 설명

COM₁,COM₂: 비교기 R : 저항

C : 콘덴서 10 : 콘트롤 로직 및 카운터

20 : 출력래치회로

본 고안은 전병렬방식의 아날로그/디지탈 변환기와 양기울기방식의 아날로그/디지탈 변환기를 혼용 구성하여 변환속도를 빠르게하고 칩면적의 증가를 방지할 수 있게한 아날로그/디지탈 변환기에 관한 것이다.

첨부된 도면 제 1 도는 전병렬방식의 아날로그/디지탈 변환기를 도시한 것으로, 반전단자에 아날로그신호입력단자(V_IN)가 접속되고 비반전단자에 각 비교전압단자(VR₁,VR₂,…VR₂2n-1)가 접속되는 비교기(COM₁,COM₂,…COM₂n-₁)의 출력단자가 디코더(Decoder₁)에 접속되어 구성됨으로써, 아날로그신호입력단자(V_IN)에 입력된 전압을 각 비이트별 기준전압으로 하고 이를 비교전압단자(VR₁,VR₂,…VR2n-1)에 입력된 전압과 비교기(COM₁,COM₂,…COM2n-1)를 통하여 비교하여 디코더(Decoder₁)를 통해 디코딩함으로써 n비이트를 출력을 내도록 되어있으나, 이와 같은 전병렬방식의 아날로그/디지탈 변환기의 출력이 n비이트인 경우 2n-1개의 기준전압과 비교기가 필요하게 되어 비티의 수가 많아질수록 비교기와 기준전압의 숫자도 많아져야 하므로 면적의 증가가 문제되었다.

또한, 제 2 도의 양기울기방식의 아날로그/디자탈 변환기를 도시한 것으로, 아날로그 신호 입력단자(V_IN)가 스위치(S₁')를 통하여 저항(R')에 접속되고 저항(R')은 비반전단자가 스위치(S₂')를 통하여 비교전압(VR)과 접속된 증폭기(OP₁')의 반전단자에 접속됨과 아울러 콘덴서(C)을 통하여 증폭기(OP₁')의 출력단자는 비반전단자에 접지된 비교기(COM₁')의 반전단자에 입력되고 그의 출력을 통해 콘트롤 로직 및 카운터(1)와 출력래치회로(2)를 통해 디지탈신호를 출력하도록 구성되어, 입력단자(V_IN)에 아날로그신호가 입력되는 상태에서 스위치(S₁')를 통하여 일정시간(T₁)동안 콘덴서(C')를 충전시키면 증폭기(OP₁')의 출력전위(o')는 저항(R') 및 콘덴서(C')의 기울기를 가지며 떨어지게 되고, 스위치(S₁)가 접지에 접속됨과 아울러 스위치(S₂')를 통하여 시간(T₂)동안 콘덴서(C')의 전하를 방전시키면 증폭기(OP₁')의 출력전위(Vo')는 점점 상승하여 접지전압에 도달하면 비교기의 출력이 떨어지게 되는데, 이를 수식으로 표시하면 표(I)과 같다.

상기에서 시간(T₁)과 전압(VR)이 일정하면 임의로 시간(T₂)을 카운터를 이용해 디지탈 출력으로 나타낼 수 있어 디지탈 출력을 10비이트 이상 실현하더라도 칩 면적을 많이 늘리지 않아도 되나 변환시간이 느린 문제점이 있었다.

본 고안은 이와 같은 문제점을 감안하여 상위 비이트는 전병렬방식을 하위 비이트는 양기울기방식을 사용함으로써 면적증가의 방지 및 변환속도를 향상시킬 수 있도록 사용함으로써 면적증가의 방지 및 변환속도를 향상할수 있도록 안출한 것으로 이를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.

제 3 도는 본 고안 아날로그/디지탈 변환기의 회로도로써 증폭기(OP₁)의 반전단자에 저항(R)이 접속된 스위치(S₁)의 일측단자에 아날로그 신호 입력단자(V_IN) 및 아날로그 신호 입력단자(V_IN)가 전병렬 아날로그/디지탈 및 디지탈/아날로그 변환기를 통해 접속되고 전병렬 아날로그/디지탈 변환기가 출력래치회로(20)에 접속되며, 비반전단자에 스위치(S₂)를 통해 비교전압 입력단자(VR)가 접속되고 출력단자가 콘덴서(C)를 통해 반전단자에 접속된 증폭기(OP₁)의 출력이 비교기(COM₁)의 반전단자에 접속되는 한편, 비교기(COM₁)의 출력단자는 디지탈 콘트롤 신호가 입력되는 콘트롤 로직 및 카운터(10)에 접속되고, 콘트롤 로직 및 카운터(10)는 출력래치회로(20)에 접속되어 구성되어 있다.

이와 같이 구성된 본 고안 아날로그/디지탈 변환기는 입력단자(V_IN)에 아날로그 신호가 입력되는 상태에서 n비이트를 전병렬 아날로그/디지탈 변환방식을 이용하여 변환시키고 그 출력을 출력래치회로(20)에 저장하는 한편, 아날로그 입력신호 입력단자(V_IN)에 입력된 아날로그 입력신호와 A/D 변환기를 통한 D.A 변환기의 전압차인 스위치(S₁)의 입력은 저항(R)과 증폭기(OP₁)를 통해 시간(T₁)동안 콘덴서(C)에 충전되고, 스위치(S₁)를 접지시켜 스위치(S₂)를 통해 비교전압단자(VR)에 시간(T₂)동안 입력시키면 증폭기(OP₁)의 출력이 비교기(COM₁)의 접지와 비교되어 비교기(COM₁)의 출력신호를 변화하게 되는데, 이때의 신호를 (10)의 입력으로 사용하여 m비트를 결정하여 래치(20)에 저장하며, 콘트롤 로직 신호에 의한 출력래치회로(20)에 저장된 하위 m비이트 및 상위 n비이트가 동시에 발생하여 (n+m)의 출력이 발생된다.

상기에서 비이트 수 n과 m은 변환속도 및 정확도와 칩 면적을 고려하여 선택할 수 있어 양기울기 변환기의 출력비이트를 "1"비이트로 고정하고 "1"카운터의 시간을 충분히 줄여주어 변환속도를 충분히 줄일수 있다.

이상에서와 같이 본 고안 아날로그/디지탈 변환기는 전병렬방식의 면적증가를 방지하고 양기울기 방식의 변환속도를 높여주어 높은 비이트의 아날로그/디지탈 변환기를 실현할 수 있는 것이다.

Claims

증폭기(OP₁)의 반전단자에 저항(R)이 접속된 스위치(S₁)의 일측단자에 아날로그 신호 입력단자(V_IN) 및 아날로그 입력신호입력단자(V_IN)가 전병렬 아날로그/디지탈 변환기 및 디지탈/아날로그 변환기를 통해 접속되고 전병렬 아날로그/디지탈 변환기가 출력래치회로(20)에 접속되며, 비반전단자에 스위치(S₂)를 통해 비교전압 입력단자(VR)가 접속되고 출력단자가 콘덴서(C)를 통해 반전단자에 접속된 증폭기(OP₁)의 출력이 비교기(COM₁)의 반전단자에 접속되는 한편, 비교기(COM₁)의 출력단자는 디지탈 콘트롤 신호가 입력되는 콘트롤 로직 및 카운터(10)에 접속되고, 콘트롤 로직 및 카운터(10)은 출력래치회로(20)에 접속되어 구성됨을 특징으로한 아날로그/디지탈 변환기.