SU855673A1 - Аналоговый интегратор - Google Patents

Description

(54) АНАЛОГОВЫЙ ИНТЕГРАТОР

Изобретение относитс  к аналогово вычислительной технике и может быть использовано в аналоговых моделирующих устройствах,а также в электронны устройствах различного назначени . Известны аналоговые интеграторы, содержащие входной масштабный резистор , электронный ключ и усилитель, инвертирующий вход которого через накопительный элемент (конденсатор) св зан с выходом устройства и Г 2. Недостатком данных устройств  вл етс  погрешность интегрировани , обусловленна  остаточным сопротивлением ключа в замкнутом состо нии, это сопротивление не может быть учтено при калибровке, так как  вл етс  нелинейной функцией входного тока интегратора и температуры. Наиболее близким по технической сущности к предлагаемому  вл етс  аналоговый интегратор, в котором температурна  составл квда  данной тюгрешности частично устранена вспомогательной входной цепью отвода ток содержащей транзистор, характеристика которого идентична характеристике ключа на входе интегратора, за счет этого удаетс  снизить вли ние измене НИИ сопротивлени  ключа от изменений температуры и, следовательно, уменьшить погрешность интегрировани  2. Однако через ключевой и компенсирующий .транзисторы протекают разные токи, то вследствие неидентичности их характеристик компенсаци  возможна лишь в узком температурном диапазоне. В данном устройстве не устран етс  друга  составл юща  погрешности , обусловленна  зависимостью сопротивлени  ключа от входного сигнала интегратора.з Цель изобретени  - повышение точности интегрировани . Поставленна  цель достигаетс  тем, что в аналоговый интегратор, содержащий операционный усилитель, накопительный элемент, масштабный резистор и ключ, причем инвертирующий вход операционного усилител  через последовательно включенные масштабный резистор и ключ св зан со входом аналогового интегратора, а выход операционного усилител  соединен с выходом- ансшогового интегратора и первым выводом накопительного элемента, дополнительно введены два ключа, причем второй вывод накопительного элемента через первый дополнительный ключ св зан с инвертирующим

входом операционного усилител , а через второй дополнительный ключ с общим выводом основного ключа и масштабного резистора, а входы управлени  основного и второго дополнительного ключей объединены и подключены к первому управл квдему входу аналогового интегратора.

Кроме того, аналоговый интегратор содержит третий дополнительный ключ, причем общий вывод основного ключа и масштабного резистора через третий дополнительный ключ св зан с шиной нулевого потенциала, а выходы управлени  первого и третьего дополнительных ключей объединены и подключены к второму управл ющего входу аналогового интегратора.

На фиг. 1 дана структурна  схема предлагаемого устройства/ на фиг.2 вариант выполнени  устройства, отличающийс  большей точностью в режиме съема и хранени  информации.

Аналоговый интегратор содержит операционный усилитель 1,- накопительный элемент 2, масштабный резистор 3, ключ 4, первый и второй дополнительные ключи 5 и б соответстйеннЪ , третий дополнительный ключ 7 (фиг. 2).

Аналоговый интегратор работает слдующим образом.

В режиме интегрировани  входного напр жени  Е (t) замыкаютс  ключи

4и б, а ключ 5 размыкаетс . При этом вследствие того, что падение напр жени  на ключе 4 ничтожно мало (обусловлено только малым входным током усилител  1), потенциалы общих выводов резисторов 3 и ключей 4 и б и инвертирующего входа усилител  практически равны и близки к нулю. Поэтому ток через масштабный резистор и накопительный элемент 2 ЗС) E)/R , где R - сопротивление резистора 3 не зависит от сопротивлений ключей и определ етс  лишь входным напр жением, при этом напр жение на выходе усилител  1 при нулевых начальных услови х и (t) Llc(t где г, - сопротивление ключа б в открытом состо нии, а UG(t)

(t)dt, где напр жение на элементе 2, С - его емкость. В режиме съема и хранени  информации состо ни  ключей мен ютс  на противоположные (ключи 4 и б размыкаютс  а ключ 5 замыкаетс ), резистор 3 отключаетс  от инвертирующего входа усилител  1 и элемента 2, а отрицательна  обратна  св зь замыкаетс  через открытый ключ 5. При этом поскольку падение напр жени  на ключе

5ничтожно мало (обусловлено только малым входным током усилител  1), то выходное напр жение аналогового интегратора

E(t)dt

Ua с (Т) - ---1

где Т - длительность интервала интегрировани ; определ етс  напр жением на накопительном элементе 2 и не зависит от остаточных сопротивлений ключей.

В аналоговом интеграторе (фиг. 2) в режиме съема и хранени  информации ключ 7 замыкаетс  и потенциал общих выводов масштабного резистора 3 и ключей 4 и б оказываетс  близким к нулевому, но так как потенциал входа

0 усилител  1 также близок к нулю, а падение напр жени  на ключе 5 ничтожно мало (обусловлено только входным током усилител  1), то устран етс  паразитный ток утечки из входной цепи

5 интегратора через разомкнутые ключи 4 и б, и, следовательно, повышаетс  точность аналогового интегратора.

Таким образом, предлагаемое устройство позвол ет повысить точность

0 интегрировани  аналоговых сигналов, по сравнению с известными.

Claims (3)

1.Аналоговый интегратор, содержащий операционный усилитель, накопительный элемент, масштабный резистор,

5 ключ, причем инвертирующий вход операционного усилител  через последовательно включенные ключ и масштабный резистор св зан со входом аналогового интегратора, а выход операционного

0 усилител  соединен с выходом аналогового интегратора и первым выводом накопительного элемента, о т л и ч аю щ и и с   тем, что, с целью повышени  точности интегрировани , в него дополнительно введены два ключа, причем второй вывод накопительного элемента через первый дополнительный ключ св зан с инвертирующим входом операционного усилител , а через вто0 рой дополнительный ключ - с общим выводом основного ключа и масштабного резистора, а входы управлени  основного и второго дополнительного ключей объединены и подключены к первому управл ющему входу аналогового инте5 гратора.

2.Интегратор по п.1, отличающийс  тем, что он содержит третий дополнительный ключ,причем общий вывод основного ключа и

0 масштабного резистора через третий дополнительный ключ св зан с шиной нулевого потенциала, а выходы управлени  первого и третьего дополнительных ключей объединены и подключены

5

к второму управл ющему входу аналого вого интегратора.

Источники информации, прин тые во внимание при экспертизе

1.Шило В.П. Линейные интегральные схемы в радиоэлектронной аппаратуре,

0 М., 1974, с. 261.

2.За вка Японии 52-13702, кл. 97(8) В 2, опублик. 1977.

3.За вка Японии 48-42011,

кл.9 7(8)С 1,опублик.19 7 3(прототип).