JPH07264070A - アナログ／デジタル変換器 - Google Patents
アナログ／デジタル変換器Info
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- JPH07264070A JPH07264070A JP4755894A JP4755894A JPH07264070A JP H07264070 A JPH07264070 A JP H07264070A JP 4755894 A JP4755894 A JP 4755894A JP 4755894 A JP4755894 A JP 4755894A JP H07264070 A JPH07264070 A JP H07264070A
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Abstract
(57)【要約】
【目的】 電源電圧−接地電位間の全体に亘るアナログ
入力電圧をＡ／Ｄ変換することが可能なＡ／Ｄ変換器を
提供する。 【構成】 複数の参照電圧を参照してアナログ入力電圧
をデジタルデータに変換する並列比較部を有するアナロ
グ／デジタル変換器において、電源側電位から一定の電
位まで入力信号の許容電圧範囲を有する第１の比較回路
と、一定の電位から接地側電位まで入力信号の許容電圧
範囲を有する第２の比較回路とを有する。並列比較部分
の複数の参照電圧のうち、電源側電位から一定の電位ま
での参照電圧を参照する比較回路として第１の比較回路
を用いる。また、複数の参照電圧のうち一定の電位から
接地側電位まで参照電圧を参照する比較回路として第２
の比較回路を用いる。従って、アナログ入力電圧範囲と
して電源電圧−接地電位間をすべて変換し得る。
入力電圧をＡ／Ｄ変換することが可能なＡ／Ｄ変換器を
提供する。 【構成】 複数の参照電圧を参照してアナログ入力電圧
をデジタルデータに変換する並列比較部を有するアナロ
グ／デジタル変換器において、電源側電位から一定の電
位まで入力信号の許容電圧範囲を有する第１の比較回路
と、一定の電位から接地側電位まで入力信号の許容電圧
範囲を有する第２の比較回路とを有する。並列比較部分
の複数の参照電圧のうち、電源側電位から一定の電位ま
での参照電圧を参照する比較回路として第１の比較回路
を用いる。また、複数の参照電圧のうち一定の電位から
接地側電位まで参照電圧を参照する比較回路として第２
の比較回路を用いる。従って、アナログ入力電圧範囲と
して電源電圧−接地電位間をすべて変換し得る。
Description
【０００１】
【産業上の利用分野】近年、デジタル信号処理が普及す
るに伴い、自然界に普通に存するアナログ信号をデジタ
ルプロセスで処理できるよう、効率よくアナログ／デジ
タル変換（以下、Ａ／Ｄ変換という。）を行う必要性が
高まっている。
るに伴い、自然界に普通に存するアナログ信号をデジタ
ルプロセスで処理できるよう、効率よくアナログ／デジ
タル変換（以下、Ａ／Ｄ変換という。）を行う必要性が
高まっている。
【０００２】Ａ／Ｄ変換器としては、各種の変換方式が
提案され製品化されているが、特に、並列比較型のＡ／
Ｄ変換器は高速性に優れる。本発明は、この並列比較型
Ａ／Ｄ変換器に係り、特にアナログ入力電圧許容範囲の
改善に関する。
提案され製品化されているが、特に、並列比較型のＡ／
Ｄ変換器は高速性に優れる。本発明は、この並列比較型
Ａ／Ｄ変換器に係り、特にアナログ入力電圧許容範囲の
改善に関する。
【０００３】
【従来の技術】並列比較型Ａ／Ｄ変換器の基本回路とし
ては、図４に示す構成のものが知られている。
ては、図４に示す構成のものが知られている。
【０００４】図４は、６ビットのＡ／Ｄ変換器に係り、
基準電圧ＶRT〜ＶRBを精度の高い基準抵抗器Ｒ1 〜Ｒ64
で分圧し、比較回路１〜６３の参照電圧としている。各
比較回路１〜６３には、デジタル変換すべき原信号たる
アナログ入力電圧ＶINが共通して入力されている。各比
較回路１〜６３は、共通入力たるアナログ入力電圧Ｖ IN
と、自らに供給されている参照電圧とをそれぞれ比較
し、対応する比較結果を論理回路１００に出力する。論
理回路１００はＡＮＤゲート等で構成され、前記比較結
果の変化点に該当する比較器の出力のみを有効（例えば
‘１’）とする。エンコーダ回路２００は、この有効に
なった比較出力の位置に対応するデジタルコード（例え
ば、ＰＣＭ符号）に変換し、バッファ回路３００はこの
デジタルコードを外部に出力する。
基準電圧ＶRT〜ＶRBを精度の高い基準抵抗器Ｒ1 〜Ｒ64
で分圧し、比較回路１〜６３の参照電圧としている。各
比較回路１〜６３には、デジタル変換すべき原信号たる
アナログ入力電圧ＶINが共通して入力されている。各比
較回路１〜６３は、共通入力たるアナログ入力電圧Ｖ IN
と、自らに供給されている参照電圧とをそれぞれ比較
し、対応する比較結果を論理回路１００に出力する。論
理回路１００はＡＮＤゲート等で構成され、前記比較結
果の変化点に該当する比較器の出力のみを有効（例えば
‘１’）とする。エンコーダ回路２００は、この有効に
なった比較出力の位置に対応するデジタルコード（例え
ば、ＰＣＭ符号）に変換し、バッファ回路３００はこの
デジタルコードを外部に出力する。
【０００５】従来の並列比較型Ａ／Ｄ変換器では、各比
較器としては、同一の回路構成であって同一の入力特性
を有する比較器がそれぞれ用いられていた。
較器としては、同一の回路構成であって同一の入力特性
を有する比較器がそれぞれ用いられていた。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
並列比較型Ａ／Ｄ変換器では、アナログ入力信号の電圧
範囲に制約があった。
並列比較型Ａ／Ｄ変換器では、アナログ入力信号の電圧
範囲に制約があった。
【０００７】例えば、図２に示すＮＰＮ型トランジスタ
で構成された比較器を例に採る。この比較器を含む通常
のトランジスタによる電子回路の場合、トランジスタの
ベース端子−エミッタ端子間電圧（以下、ＶBEとい
う。）が０．５〜０．７〔Ｖ〕程度存在する。このた
め、変換可能なアナログ入力電圧範囲は更に狭くなり、
例えば、Ａ／Ｄ変換器の電源電圧が５〔Ｖ〕であって、
ＶBEを０．７〔Ｖ〕としたとき、アナログ入力電圧とし
て許容される電圧範囲は、通常、ＶCC（電源電圧）〜３
ＶBEの範囲（５〜２．１〔Ｖ〕）の範囲となる。
で構成された比較器を例に採る。この比較器を含む通常
のトランジスタによる電子回路の場合、トランジスタの
ベース端子−エミッタ端子間電圧（以下、ＶBEとい
う。）が０．５〜０．７〔Ｖ〕程度存在する。このた
め、変換可能なアナログ入力電圧範囲は更に狭くなり、
例えば、Ａ／Ｄ変換器の電源電圧が５〔Ｖ〕であって、
ＶBEを０．７〔Ｖ〕としたとき、アナログ入力電圧とし
て許容される電圧範囲は、通常、ＶCC（電源電圧）〜３
ＶBEの範囲（５〜２．１〔Ｖ〕）の範囲となる。
【０００８】従って、アナログ入力が０〜２〔Ｖ〕程度
の電圧範囲である場合には、別途オフセット回路が必要
とされていた。これでは、電源電圧−接地電圧間（０〜
５〔Ｖ〕）全体に亘って変化するアナログ入力信号を変
換できず、全ての範囲を変換しようとするとオフセット
を合わせるための回路を設ける必要がある等、回路経済
上好ましいとはいえなかった。
の電圧範囲である場合には、別途オフセット回路が必要
とされていた。これでは、電源電圧−接地電圧間（０〜
５〔Ｖ〕）全体に亘って変化するアナログ入力信号を変
換できず、全ての範囲を変換しようとするとオフセット
を合わせるための回路を設ける必要がある等、回路経済
上好ましいとはいえなかった。
【０００９】そこで、本発明の目的は、電源電圧−接地
電圧間の全体に亘る入力電圧の許容範囲を有するＡ／Ｄ
変換器を提供することにある。
電圧間の全体に亘る入力電圧の許容範囲を有するＡ／Ｄ
変換器を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、複数の参照電圧を参照して
アナログ入力電圧をデジタルデータに変換する並列比較
部を有するアナログ／デジタル変換器において、電源電
位から一定の電位までを入力信号の許容電圧範囲とする
第１の比較回路（１〜３１）と、前記一定の電位から接
地電位までを入力信号の許容電圧範囲とする第２の比較
回路（３２’〜６３’）と、を有し、前記複数の参照電
圧のうち電源電位から一定の電位までの前記参照電圧を
参照する各比較回路として前記第１の比較回路（１〜３
１）を用い、前記複数の参照電圧のうち前記一定の電位
から接地電位までの前記参照電圧を参照する各比較回路
として前記第２の比較回路（３２’〜６３’）を用いる
こと、を特徴とする。
に、請求項１記載の発明は、複数の参照電圧を参照して
アナログ入力電圧をデジタルデータに変換する並列比較
部を有するアナログ／デジタル変換器において、電源電
位から一定の電位までを入力信号の許容電圧範囲とする
第１の比較回路（１〜３１）と、前記一定の電位から接
地電位までを入力信号の許容電圧範囲とする第２の比較
回路（３２’〜６３’）と、を有し、前記複数の参照電
圧のうち電源電位から一定の電位までの前記参照電圧を
参照する各比較回路として前記第１の比較回路（１〜３
１）を用い、前記複数の参照電圧のうち前記一定の電位
から接地電位までの前記参照電圧を参照する各比較回路
として前記第２の比較回路（３２’〜６３’）を用いる
こと、を特徴とする。
【００１１】請求項２記載の発明は、請求項１記載のア
ナログ／デジタル変換器において、第１の比較回路（１
〜３１）はＮＰＮ型トランジスタ（Ｑ1 〜Ｑ7 ）により
構成され、第２の比較回路（３２’〜６３’）はＰＮＰ
型トランジスタ（Ｑ10〜Ｑ16）により構成されているこ
と、を特徴とする。
ナログ／デジタル変換器において、第１の比較回路（１
〜３１）はＮＰＮ型トランジスタ（Ｑ1 〜Ｑ7 ）により
構成され、第２の比較回路（３２’〜６３’）はＰＮＰ
型トランジスタ（Ｑ10〜Ｑ16）により構成されているこ
と、を特徴とする。
【００１２】
【作用】請求項１記載の発明によれば、Ａ／Ｄ変換に係
る比較器として、二種類の比較器を備えることとなる。
一つは、電源電位側にアナログ入力電圧の許容電圧範囲
を有する第１の比較回路１〜３１であり、もう一つは接
地電位側にアナログ入力電圧の許容電圧範囲を有する第
２の比較回路３２’〜６３’である。
る比較器として、二種類の比較器を備えることとなる。
一つは、電源電位側にアナログ入力電圧の許容電圧範囲
を有する第１の比較回路１〜３１であり、もう一つは接
地電位側にアナログ入力電圧の許容電圧範囲を有する第
２の比較回路３２’〜６３’である。
【００１３】第１の比較回路１〜３１は、電源電位側か
ら接地電位方向に、内部のトランジスタのＶBE等で規定
されるアナログ入力電圧範囲を有し、この電源電位側か
らこのＶBEで規定される一定の電圧までを有効にＡ／Ｄ
変換することが可能である。
ら接地電位方向に、内部のトランジスタのＶBE等で規定
されるアナログ入力電圧範囲を有し、この電源電位側か
らこのＶBEで規定される一定の電圧までを有効にＡ／Ｄ
変換することが可能である。
【００１４】また、第２の比較回路３２’〜６３’は、
接地電位側から電源電位方向に、内部のトランジスタの
ＶBE等で規定されるアナログ入力電圧範囲を有し、接地
電位側から前記一定の電圧までを有効にＡ／Ｄ変換する
ことが可能である。
接地電位側から電源電位方向に、内部のトランジスタの
ＶBE等で規定されるアナログ入力電圧範囲を有し、接地
電位側から前記一定の電圧までを有効にＡ／Ｄ変換する
ことが可能である。
【００１５】従って、複数個のＡ／Ｄ変換器を順番に並
列接続する並列比較部を有するＡ／Ｄ変換器において、
電源電位から一定の電位までの参照電圧を参照する各比
較回路として、電源電位側を有効にＡ／Ｄ変換し得る第
１の比較回路１〜３１を用い、また、接地電位から一定
の電位までの参照電圧を参照する各比較回路として、接
地電位側を有効にＡ／Ｄ変換し得る第２の比較回路３
２’〜６３’を用いれば、Ａ／Ｄ変換器全体としては電
源電圧−接地電圧間の全範囲に亘って有効にデジタル変
換することが可能なＡ／Ｄ変換器を構成できる。
列接続する並列比較部を有するＡ／Ｄ変換器において、
電源電位から一定の電位までの参照電圧を参照する各比
較回路として、電源電位側を有効にＡ／Ｄ変換し得る第
１の比較回路１〜３１を用い、また、接地電位から一定
の電位までの参照電圧を参照する各比較回路として、接
地電位側を有効にＡ／Ｄ変換し得る第２の比較回路３
２’〜６３’を用いれば、Ａ／Ｄ変換器全体としては電
源電圧−接地電圧間の全範囲に亘って有効にデジタル変
換することが可能なＡ／Ｄ変換器を構成できる。
【００１６】請求項２記載の発明によれば、各第１の比
較回路１〜３１はＮＰＮ型トランジスタＱ1 〜Ｑ7 によ
り構成される比較回路であるので、アナログ入力電圧範
囲として電源電位側（電源電圧ＶCC）からＮＰＮ型トラ
ンジスタＱ1 〜Ｑ7 のＶBEで規定される電圧までＡ／Ｄ
変換が可能である。
較回路１〜３１はＮＰＮ型トランジスタＱ1 〜Ｑ7 によ
り構成される比較回路であるので、アナログ入力電圧範
囲として電源電位側（電源電圧ＶCC）からＮＰＮ型トラ
ンジスタＱ1 〜Ｑ7 のＶBEで規定される電圧までＡ／Ｄ
変換が可能である。
【００１７】また、各第２の比較回路３２’〜６３’は
ＰＮＰ型トランジスタＱ10〜Ｑ16により構成される比較
回路であるので、アナログ入力電圧範囲として接地電位
側（ＧＮＤ）からＰＮＰ型トランジスタＱ10〜Ｑ16のＶ
BEで規定される電圧までＡ／Ｄ変換が可能である。
ＰＮＰ型トランジスタＱ10〜Ｑ16により構成される比較
回路であるので、アナログ入力電圧範囲として接地電位
側（ＧＮＤ）からＰＮＰ型トランジスタＱ10〜Ｑ16のＶ
BEで規定される電圧までＡ／Ｄ変換が可能である。
【００１８】よって、両者を参照電圧の電源電位側、接
地電位側で使い分ければ、電源電圧−接地電圧間の全範
囲に亘ってデジタル変換が可能なＡ／Ｄ変換器を構成で
きる。
地電位側で使い分ければ、電源電圧−接地電圧間の全範
囲に亘ってデジタル変換が可能なＡ／Ｄ変換器を構成で
きる。
【００１９】
【実施例】本発明の並列比較型Ａ／Ｄ変換器に係る好適
な実施例を図面を参照して説明する。
な実施例を図面を参照して説明する。
【００２０】図１に本発明の実施例の構成を示す。本実
施例は、６ビットの並列比較型Ａ／Ｄ変換器に本発明を
適用したものである。図１には、説明を簡単にするため
Ａ／Ｄ変換器の比較部分の回路のみを示したが、各比較
回路の出力は、論理回路、エンコーダ回路による変換処
理し、最後にバッファ回路を経て外部へ出力される。こ
れらの働きは、図４に示す従来例のＡ／Ｄ変換器と変わ
るところがないので、図示及びその説明は省略する。
施例は、６ビットの並列比較型Ａ／Ｄ変換器に本発明を
適用したものである。図１には、説明を簡単にするため
Ａ／Ｄ変換器の比較部分の回路のみを示したが、各比較
回路の出力は、論理回路、エンコーダ回路による変換処
理し、最後にバッファ回路を経て外部へ出力される。こ
れらの働きは、図４に示す従来例のＡ／Ｄ変換器と変わ
るところがないので、図示及びその説明は省略する。
【００２１】図１に示すように、本発明のＡ／Ｄ変換器
の比較部分は、基準電圧ＶRT−ＶRBを分圧して参照電圧
を生成する同じ抵抗値を有する基準抵抗器Ｒ1 〜Ｒ
64と、アナログ入力電圧ＶINを電源電位側の前記参照電
圧と比較するＮＰＮ型トランジスタで構成される各第１
比較回路１〜３１と、同じくアナログ入力電圧ＶINを接
地電位側の前記参照電圧と比較するＰＮＰ型トランジス
タで構成される各第２比較回路３２’〜６３’と、を備
えて構成される。
の比較部分は、基準電圧ＶRT−ＶRBを分圧して参照電圧
を生成する同じ抵抗値を有する基準抵抗器Ｒ1 〜Ｒ
64と、アナログ入力電圧ＶINを電源電位側の前記参照電
圧と比較するＮＰＮ型トランジスタで構成される各第１
比較回路１〜３１と、同じくアナログ入力電圧ＶINを接
地電位側の前記参照電圧と比較するＰＮＰ型トランジス
タで構成される各第２比較回路３２’〜６３’と、を備
えて構成される。
【００２２】図２に、第１比較回路を構成するＮＰＮ型
トランジスタによる比較回路を示す。図２に示すよう
に、第１比較回路は、アナログ入力電圧ＶINを入力する
トランジスタＱ1 と、定電圧ＶREF を入力するトランジ
スタＱ2 、Ｑ5 及びＱ7 と、参照電圧ＶR を入力するト
ランジスタＱ6 と、差動対をなすトランジスタＱ3 及び
Ｑ4 と、各抵抗器と、を備える。
トランジスタによる比較回路を示す。図２に示すよう
に、第１比較回路は、アナログ入力電圧ＶINを入力する
トランジスタＱ1 と、定電圧ＶREF を入力するトランジ
スタＱ2 、Ｑ5 及びＱ7 と、参照電圧ＶR を入力するト
ランジスタＱ6 と、差動対をなすトランジスタＱ3 及び
Ｑ4 と、各抵抗器と、を備える。
【００２３】図３に、第２比較回路を構成するＰＮＰ型
トランジスタによる比較回路を示す。図３に示すよう
に、第２比較回路は、アナログ入力電圧ＶINを入力する
トランジスタＱ10と、定電圧Ｖ’REF を入力するトラン
ジスタＱ11、Ｑ14及びＱ15と、参照電圧ＶR ’を入力す
るトランジスタＱ16と、差動対をなすトランジスタＱ12
及びＱ13と、各抵抗器と、を備える。
トランジスタによる比較回路を示す。図３に示すよう
に、第２比較回路は、アナログ入力電圧ＶINを入力する
トランジスタＱ10と、定電圧Ｖ’REF を入力するトラン
ジスタＱ11、Ｑ14及びＱ15と、参照電圧ＶR ’を入力す
るトランジスタＱ16と、差動対をなすトランジスタＱ12
及びＱ13と、各抵抗器と、を備える。
【００２４】次に動作を説明する。図２に示すＮＰＮ型
トランジスタによる第１比較回路は、一般的なコンパレ
ータとして動作する。トランジスタＱ2 、Ｑ5 及びＱ7
は定電圧ＶREF で規定されるバイアスに基づく定電流源
として働く。出力電圧ＶOUT は、アナログ入力電圧ＶIN
と参照電圧ＶR との大小関係によって変化する。
トランジスタによる第１比較回路は、一般的なコンパレ
ータとして動作する。トランジスタＱ2 、Ｑ5 及びＱ7
は定電圧ＶREF で規定されるバイアスに基づく定電流源
として働く。出力電圧ＶOUT は、アナログ入力電圧ＶIN
と参照電圧ＶR との大小関係によって変化する。
【００２５】図３に示すＰＮＰ型トランジスタによる第
２比較回路も、上記と同様に一般的なコンパレータとし
て動作する。トランジスタＱ11、Ｑ14及びＱ15は定電圧
ＶRE F で規定されるバイアスに基づく定電流源として働
く。出力電圧ＶOUT は、アナログ入力電圧ＶINと参照電
圧ＶR ’との大小関係によって変化する。
２比較回路も、上記と同様に一般的なコンパレータとし
て動作する。トランジスタＱ11、Ｑ14及びＱ15は定電圧
ＶRE F で規定されるバイアスに基づく定電流源として働
く。出力電圧ＶOUT は、アナログ入力電圧ＶINと参照電
圧ＶR ’との大小関係によって変化する。
【００２６】図２のＮＰＮ型トランジスタによる第１比
較回路では、電源電圧ＶCC〜３ＶBEまでアナログ入力電
圧範囲を取ることができる。一方、図３のＰＮＰ型トラ
ンジスタによる第２比較回路では、グランドレベルから
ＶCC−３ＶBEまでアナログ入力電圧範囲を取ることがで
きる。
較回路では、電源電圧ＶCC〜３ＶBEまでアナログ入力電
圧範囲を取ることができる。一方、図３のＰＮＰ型トラ
ンジスタによる第２比較回路では、グランドレベルから
ＶCC−３ＶBEまでアナログ入力電圧範囲を取ることがで
きる。
【００２７】例えば、電源電圧を５〔Ｖ〕、ＶBEを０．
７〔Ｖ〕とすると、第１比較回路のアナログ入力電圧範
囲Ｖ1 は ２．１〔Ｖ〕＜Ｖ1 ＜５〔Ｖ〕 となり、第２比較回路のアナログ入力電圧範囲Ｖ2 は ０〔Ｖ〕＜Ｖ2 ＜２．９〔Ｖ〕 となる。
７〔Ｖ〕とすると、第１比較回路のアナログ入力電圧範
囲Ｖ1 は ２．１〔Ｖ〕＜Ｖ1 ＜５〔Ｖ〕 となり、第２比較回路のアナログ入力電圧範囲Ｖ2 は ０〔Ｖ〕＜Ｖ2 ＜２．９〔Ｖ〕 となる。
【００２８】従って、入力電圧の境界値を３ＶBE〜ＶCC
−３ＶBEの間で設定し、この設定電圧を境として電源電
位側をＮＰＮ型のトランジスタによる第１比較回路を用
い、接地電位側をＰＮＰ型のトランジスタによる第２比
較回路を用いれば、扱えるアナログ入力電圧範囲を、電
源電圧−接地電圧間の全範囲（本実施例では、０〜５
〔Ｖ〕）とすることができる。
−３ＶBEの間で設定し、この設定電圧を境として電源電
位側をＮＰＮ型のトランジスタによる第１比較回路を用
い、接地電位側をＰＮＰ型のトランジスタによる第２比
較回路を用いれば、扱えるアナログ入力電圧範囲を、電
源電圧−接地電圧間の全範囲（本実施例では、０〜５
〔Ｖ〕）とすることができる。
【００２９】図１では、基準抵抗Ｒ32の低電位側の端子
が２．５〔Ｖ〕であるものとし、この抵抗器を境として
第１比較回路と第２比較回路とを使い分けている。両比
較回路を使い分ける参照電圧の分岐点は、基準電圧の設
定如何により適宜変更することができる。また、本実施
例では、電源電圧ＶCCを５〔Ｖ〕、ＶBEを０．７〔Ｖ〕
としたが、これら電圧値にこだわらず回路設計により別
の電源電圧及びＶBEを設定しても構わない。
が２．５〔Ｖ〕であるものとし、この抵抗器を境として
第１比較回路と第２比較回路とを使い分けている。両比
較回路を使い分ける参照電圧の分岐点は、基準電圧の設
定如何により適宜変更することができる。また、本実施
例では、電源電圧ＶCCを５〔Ｖ〕、ＶBEを０．７〔Ｖ〕
としたが、これら電圧値にこだわらず回路設計により別
の電源電圧及びＶBEを設定しても構わない。
【００３０】本実施例によれば、Ａ／Ｄ変換器のアナロ
グ入力電圧範囲ＶINをグランドレベルから電源電圧レベ
ルまでの全範囲に取ることができ、この電源電圧までの
値を持ち、別の回路等により生成されたさまざまなアナ
ログ信号をＡ／Ｄ変換できる。その他の態様 本発明は、上記実施例によらず他のＡ／Ｄ変換器にも適
用できる。
グ入力電圧範囲ＶINをグランドレベルから電源電圧レベ
ルまでの全範囲に取ることができ、この電源電圧までの
値を持ち、別の回路等により生成されたさまざまなアナ
ログ信号をＡ／Ｄ変換できる。その他の態様 本発明は、上記実施例によらず他のＡ／Ｄ変換器にも適
用できる。
【００３１】例えば、アナログ入力電圧を一旦サンプル
・ホールド回路で電圧保持してから、Ａ／Ｄ変換を行う
並列比較部を有するＡ／Ｄ変換器に対しても、当該並列
比較部に対し本発明の第１比較回路及び第２比較回路を
そのまま適用できる。
・ホールド回路で電圧保持してから、Ａ／Ｄ変換を行う
並列比較部を有するＡ／Ｄ変換器に対しても、当該並列
比較部に対し本発明の第１比較回路及び第２比較回路を
そのまま適用できる。
【００３２】また、上記実施例は、全並列の高速Ａ／Ｄ
変換器であったが、前段の並列比較部と後段の並列比較
部とを設け、前段の並列比較部で第一回目の粗いＡ／Ｄ
変換を行った後、その値を元に後段の並列比較部で第二
回目の高精度のＡ／Ｄ変換を行う直並列型のＡ／Ｄ変換
器にも適用できる。
変換器であったが、前段の並列比較部と後段の並列比較
部とを設け、前段の並列比較部で第一回目の粗いＡ／Ｄ
変換を行った後、その値を元に後段の並列比較部で第二
回目の高精度のＡ／Ｄ変換を行う直並列型のＡ／Ｄ変換
器にも適用できる。
【００３３】この場合も、参照電圧レベルに対応する比
較回路として、本発明の第１比較回路又は第２比較回路
を選択して使用すればよい。
較回路として、本発明の第１比較回路又は第２比較回路
を選択して使用すればよい。
【００３４】
【発明の効果】以上の通り、請求項１記載の発明によれ
ば、電源電位側を有効範囲とする各第１の比較回路と、
接地電位側を有効範囲とする各第２の比較回路とを並用
して並列比較部を設けたので、接地電位側から電源電位
側までの全範囲に亘って、アナログ入力電圧をデジタル
データに変換することができる。
ば、電源電位側を有効範囲とする各第１の比較回路と、
接地電位側を有効範囲とする各第２の比較回路とを並用
して並列比較部を設けたので、接地電位側から電源電位
側までの全範囲に亘って、アナログ入力電圧をデジタル
データに変換することができる。
【００３５】また、請求項２記載の発明によれば、ＮＰ
Ｎ型トランジスタで構成される比較回路を上記それぞれ
の第１の比較回路として用い、ＰＮＰ型トランジスタで
構成される比較回路を上記それぞれの第２の比較回路と
して用いるので、接地電位側から電源電位側までの全範
囲に亘って、アナログ入力電圧をデジタルデータに変換
することができる。
Ｎ型トランジスタで構成される比較回路を上記それぞれ
の第１の比較回路として用い、ＰＮＰ型トランジスタで
構成される比較回路を上記それぞれの第２の比較回路と
して用いるので、接地電位側から電源電位側までの全範
囲に亘って、アナログ入力電圧をデジタルデータに変換
することができる。
【図１】本発明の実施例によるＡ／Ｄ変換器の比較部分
の回路図である。
の回路図である。
【図２】ＮＰＮ型トランジスタによる比較回路を示す回
路図である。
路図である。
【図３】ＰＮＰ型トランジスタによる比較回路を示す回
路図である。
路図である。
【図４】従来のＡ／Ｄ変換器を示すブロック図である。
１〜６３…第１比較回路 ３２’〜６３’…第２比較回路 １００…論理回路 ２００…エンコーダ回路 ３００…バッファ回路 Ｒ1 〜Ｒ64…基準抵抗器 Ｑ1 〜Ｑ7 …ＮＰＮ型トランジスタ Ｑ10〜Ｑ16…ＰＮＰ型トランジスタ ＶIN…アナログ入力電圧 ＶOUT …出力 ＶREF 、Ｖ’REF …定電圧 Ｖ1 …第１比較回路のアナログ入力電圧範囲 Ｖ2 …第２比較回路のアナログ入力電圧範囲 ＶR 、ＶR ’…参照電圧
Claims (2)
- 【請求項１】 複数の参照電圧を参照してアナログ入力
電圧をデジタルデータに変換する並列比較部を有するア
ナログ／デジタル変換器において、 電源電位から一定の電位までを入力信号の許容電圧範囲
とする第１の比較回路（１〜３１）と、 前記一定の電位から接地電位までを入力信号の許容電圧
範囲とする第２の比較回路（３２’〜６３’）と、を有
し、 前記複数の参照電圧のうち電源電位から前記一定の電位
までの前記参照電圧を参照する各比較回路として前記第
１の比較回路（１〜３１）を用い、前記複数の参照電圧
のうち前記一定の電位から接地電位までの前記参照電圧
を参照する各比較回路（３２’〜６３’）として前記第
２の比較回路を用いること、 を特徴とするアナログ／デジタル変換器。 - 【請求項２】 請求項１のアナログ／デジタル変換器に
おいて、 前記第１の比較回路（１〜３１）はＮＰＮ型トランジス
タ（Ｑ1 〜Ｑ7 ）により構成され、前記第２の比較回路
（３２’〜６３’）はＰＮＰ型トランジスタ（Ｑ10〜Ｑ
16）により構成されていること、を特徴とするアナログ
／デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4755894A JPH07264070A (ja) | 1994-03-17 | 1994-03-17 | アナログ／デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4755894A JPH07264070A (ja) | 1994-03-17 | 1994-03-17 | アナログ／デジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07264070A true JPH07264070A (ja) | 1995-10-13 |
Family
ID=12778528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4755894A Withdrawn JPH07264070A (ja) | 1994-03-17 | 1994-03-17 | アナログ／デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07264070A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100335117B1 (ko) * | 1998-07-07 | 2002-07-18 | 박종섭 | 저전압용 아날로그/디지탈 변환기 |
-
1994
- 1994-03-17 JP JP4755894A patent/JPH07264070A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100335117B1 (ko) * | 1998-07-07 | 2002-07-18 | 박종섭 | 저전압용 아날로그/디지탈 변환기 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |