JP4144086B2 - アナログ／ディジタル変換装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はアナログ／ディジタル変換装置に関し、特にフラッシュ型のアナログ／ディジタル変換装置に関する。
【０００２】
【従来の技術】
フラッシュ型（全並列型）アナログ／ディジタル変換装置は、高速のアナログ／ディジタル変換装置の一種であり、ｎビットの変換ならば２n −１個のコンパレータを並列に接続し、それぞれにしきい値を設けてコンパレータ出力をエンコードしてｎビットのデータに変換する。
【０００３】
コンパレータの入力段には様々な形式のものがあり、例えばエミッタフォロワ経由で差動対のトランジスタを駆動する形式や、エミッタフォロワなしで差動対のトランジスタを直接駆動する形式などがある。
【０００４】
エミッタフォロワなしで差動対のトランジスタを直接駆動する形式は、エミッタフォロワを経由するコンパレータに比べて、素子数を減らすことができ、また入力電圧範囲をより低いところに設定しやすいので、近年では多く用いられている。
【０００５】
一方、差動対のトランジスタを直接駆動するコンパレータを用いた場合、アナログ入力信号のレベルによって、基準電圧を分圧する分圧抵抗からコンパレータへ流れ出る入力電流（ベース電流）の総和が変わるため、ＩＬＥ（Integral Linearity Error：積分直線性誤差）が悪化してしまう傾向があった。
【０００６】
このため、例えば、特開平１０−０７８０３７号公報では、基準電圧の印加位置からの抵抗値と総抵抗値との比にもとづいて、補正電流の供給量と供給位置を決定し、決定した補正電流を補正電流供給回路から分圧抵抗に供給することにより、ＩＬＥを小さくしている。
【０００７】
【発明が解決しようとする課題】
しかし、上記のような従来技術では、補正電流の供給だけを行っているので、入力電流の変化に対して十分に対応できないといった問題があった。すなわち、コンパレータの入力電流と供給した補正電流との間にずれが生じてしまい、ＩＬＥを十分に小さくすることができなかった。
【０００８】
本発明はこのような点に鑑みてなされたものであり、ＩＬＥ補正効果を高めたアナログ／ディジタル変換装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明では上記課題を解決するために、フラッシュ型のアナログ／ディジタル変換装置において、直列接続されて、基準電圧を分圧する複数の分圧抵抗と、分圧された基準電圧と入力信号とのレベルを比較する複数の比較手段と、前記比較手段からの比較結果に応じたディジタルコードを生成して出力するエンコーダと、前記基準電圧の印加位置からの前記分圧抵抗の抵抗値と総抵抗値との比にもとづいた補正電流を判断し、その判断された補正電流を得るための加算用補正電流源と減算用補正電流源とを用意し、前記加算用補正電流源からの加算用補正電流を前記分圧抵抗の特定の接続点に供給し、前記特定の接続点とは異なる別の特定の接続点で、前記減算用補正電流源による減算用補正電流の引き込みを行う補正電流制御手段と、を有することを特徴とするアナログ／ディジタル変換装置が提供される。
【００１０】
ここで、分圧抵抗は直列接続されて、基準電圧を分圧する。比較手段は、分圧された基準電圧と入力信号とのレベルを比較する。エンコーダは、比較手段からの比較結果に応じたディジタルコードを生成して出力する。補正電流制御手段は、基準電圧の印加位置からの分圧抵抗の抵抗値と総抵抗値との比にもとづいて、分圧抵抗に対し補正電流の供給及び引き込みを行う。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は本発明のアナログ／ディジタル変換装置の原理図である。アナログ／ディジタル（以下、Ａ／Ｄ）変換装置１は、フラッシュ型のＡ／Ｄ変換装置である。
【００１２】
分圧抵抗Ｒ０、Ｒ１、…、Ｒ２n −１は、直列接続しており、その両端に電圧ＶRT、ＶRBを印加すると、分圧抵抗Ｒ０、Ｒ１、…、Ｒ２n −１は、電圧ＶRT、ＶRB間の差電圧からなる基準電圧を分圧する。
【００１３】
そして、分圧された各基準電圧を比較手段（コンパレータ）Ｃ０、Ｃ１、…、Ｃ２n −２の一方の入力端子に供給する。また、比較手段Ｃ０、Ｃ１、…、Ｃ２n −２の他方の入力端子には、アナログ入力電圧ＶINを供給する。
【００１４】
比較手段Ｃ０、Ｃ１、…、Ｃ２n −２の出力信号は、エンコーダ２０に供給される。また、比較手段Ｃ０、Ｃ１、…、Ｃ２n −２は、それぞれ差動対のバイポーラトランジスタからなる差動増幅回路を備える。
【００１５】
エンコーダ２０は、比較手段Ｃ０、Ｃ１、…、Ｃ２n −２からの出力信号を２進数に変換し、ｎビット例えば８ビットのディジタルコードを生成する。なお、比較手段Ｃ０、Ｃ１、…、Ｃ２n −２とエンコーダ２０との間に、論理積回路による微分回路を設け、微分結果をエンコーダ２０に供給する構成としてもよい。
【００１６】
補正電流制御手段１０は、基準電圧の印加位置からの分圧抵抗の抵抗値と総抵抗値との比にもとづいて、分圧抵抗へ補正電流の供給及び引き込みを行って、ＩＬＥの補正効果を高める。詳細は後述する。
【００１７】
次に本発明のＡ／Ｄ変換装置１の構成について説明する。図２はＡ／Ｄ変換装置１のレイアウトを示す図であり、８ビットのＡ／Ｄ変換を行う場合を示している。図３は図２を簡略化した模式図であり、図２で示されている６ビットエンコーダ２１及び８ビットエンコーダ２２を省略して示している。
【００１８】
実際の回路構成上では２５６個のコンパレータを直線上に配置するのは現実的ではない。したがって、図では、コンパレータ２５６個を１列３２個ずつで８列で折り返して配置している。以下、コンパレータの各列をコンパレータバンクＣＢという。
【００１９】
４対の隣接するコンパレータバンクＣＢの間には６ビットエンコーダ２１が計４つ配置され、これらのエンコーダ２１の出力コードが８ビットエンコーダ２２に供給される。
【００２０】
電圧ＶRT、ＶRB間の差電圧からなる基準電圧を分圧する分圧抵抗は、４対の隣接する２列のコンパレータバンクＣＢに沿って配線された金属配線１１と、この金属配線１１を所定の抵抗値等に区分する出力端とからなり、そのうちの配線部分１１１〜１１４では配線幅を太くして、それ以外の配線部分よりも単位長当たりの抵抗値を低くしている。
【００２１】
入力信号ＶINはノードＮ１に供給される。ノードＮ１はノードＮ２、Ｎ３と接続する。ノードＮ２はノードＮ４、Ｎ５と接続する。ノードＮ３はノードＮ６、Ｎ７と接続する。
【００２２】
ノードＮ４からの入力信号ＶINは、Ｃ０〜Ｃ３１とＣ３２〜Ｃ６３の両コンパレータバンクＣＢに供給される。ノードＮ５からの入力信号ＶINは、Ｃ６４〜Ｃ９５とＣ９６〜Ｃ１２７の両コンパレータバンクＣＢに供給される。ノードＮ６からの入力信号ＶINは、Ｃ１２８〜Ｃ１５９とＣ１６０〜Ｃ１９１の両コンパレータバンクＣＢに供給される。ノードＮ７からの入力信号ＶINは、Ｃ１９２〜Ｃ２２３とＣ２２４〜Ｃ２５５の両コンパレータバンクＣＢに供給される。
【００２３】
また、分圧抵抗の電位を補正する補正電流を、金属配線１１に対し供給及び引き込みを行う補正電流制御手段１０を備えている。
補正電流制御手段１０は、Ａ１端子から補正電流ＩA1を出力して金属配線１１の配線部分１１３の位置ａ１に供給する。Ａ２端子からは補正電流ＩA2を出力して金属配線１１の位置ａ２に供給する。Ａ３端子からは補正電流ＩA3を出力して金属配線１１の配線部分１１４の位置ａ３に供給する。Ａ４端子から補正電流ＩA4を金属配線１１の配線部分１１１の位置ａ４から引き込む。
【００２４】
一方、電圧ＶRTの印加位置から電圧ＶRBの印加位置までの金属配線１１の抵抗値Ｒは、位置ｓ１、ｓ２、ａ２により４等分されている。また電圧ＶRTの印加位置から配線部分１１１までの抵抗値はＲ／８であり、電圧ＶRTの印加位置から配線部分１１２までの抵抗値は３Ｒ／８であり、電圧ＶRTの印加位置から配線部分１１３までの抵抗値は５Ｒ／８であり、電圧ＶRTの印加位置から配線部分１１４までの抵抗値は７Ｒ／８である。
【００２５】
次にＩＬＥについて説明する。図４は金属配線を抵抗体で近似したモデルを示す図である。（Ａ）は電流が引き出されている様子を示す図であり、（Ｂ）は抵抗体の電位分布を解析するための図である。
【００２６】
コンパレータの入力段は差動対のトランジスタからなるので、レジスタストリングからコンパレータＣ０、Ｃ１、…、Ｃ２n −２に供給される入力電流は、レジスタストリング上の電位がＶRT〜ＶINの範囲からの電流となる。
【００２７】
ここで、（Ａ）と（Ｂ）のように、レジスタストリングを直線状の抵抗体ＲＳで近似する。抵抗体ＲＳの全長をＬ2 とし、抵抗体ＲＳの単位長さ当たりの抵抗値すなわち抵抗密度をρとし、抵抗体ＲＳの抵抗値をＲとする。抵抗密度ρは次式となる。
【００２８】
【数１】
ρ＝Ｒ／Ｌ2 …（１）
また、抵抗体ＲＳの一端からの距離ｘが０＜ｘ＜Ｌ1 に対し、一様に電流Ｉが引き出されている。電流密度ｉは次式となる。
【００２９】
【数２】
ｉ＝Ｉ／Ｌ1 …（２）
ここで、０≦Ｌ1 ≦Ｌ2 である。また、抵抗体ＲＳのｘ＝Ｌ1 の位置には、抵抗体ＲＳの他端から電流Ｉ２が流入している。図中の符号電位は接地電位を示す。
【００３０】
抵抗体ＲＳ上の距離ｘの位置に対し、抵抗体ＲＳの一端から電流ｉ１が流入し、他端から電流ｉ２が流入し、電流ｉが引き出されている。この場合、次式が成立する。
【００３１】
【数３】
ｉ１＊ρｘ＝ｉ２＊（Ｒ−ρｘ） …（３）
【００３２】
【数４】
ｉ１＋ｉ２＝ｉ …（４）
式（３）、式（４）からｉ１を消去すると、
【００３３】
【数５】
ｉ２＝ｉρｘ／Ｒ …（５）
が得られる。そこで、式（５）をｘ＝０〜Ｌ1 の範囲で積分すると、次式が成立する。
【００３４】
【数６】
Ｉ２＝Ｉ＊Ｌ1 ／２＊Ｌ2 …（６）
したがって、抵抗体ＲＳ上の距離ｘ＝Ｌ1 での電位ＶL1は次式で表される。
【００３５】
【数７】
ＶＬ１＝（（Ｌ１／Ｌ２）−１）＊（Ｌ１／２＊Ｌ２）＊ＲＩ…（７）
ここで、比Ｌ１／Ｌ２＝Ｌとおき、Ｌ１＝Ｌ２の場合に抵抗体ＲＳから引き出される最大電流値をＩ Ｏ とおくとＩ＝（Ｌ１／Ｌ２）＊Ｉ Ｏ が成立し、抵抗体ＲＳ上での比Ｌの位置での電位Ｖ（Ｌ）は次式で表される。
【００３６】
【数８】
Ｖ（Ｌ）＝（Ｌ−１）＊（１／２）＊Ｌ＊Ｒ＊Ｌ＊Ｉ Ｏ
＝（１／２）＊Ｒ＊Ｉ Ｏ ＊Ｌ ２ ＊（Ｌ―１）…（８）
次にこの式（８）と図３のＡ／Ｄ変換装置１との対応について説明する。アルミニウム配線等からなる金属配線１１及びこの金属配線１１を所定の抵抗値毎に区分する出力端は、電流ＶＲＴと電流ＶＲＢの差電圧からなる基準電圧を分圧する。
【００３７】
金属配線１１の抵抗値の総和をＲとする。また、金属配線１１から電流が各コンパレータに流入する場合に、各電流の大きさはコンパレータの入力段のトランジスタのベース電流ｉｂとする。
【００３８】
すなわち、金属配線１１上の電位が電圧ＶRT〜ＶIN（ＶRT＞ＶIN＞ＶRB）となる位置から各コンパレータが入力する電流値をｉｂとおく。
そして、２５６個のコンパレータＣ０、Ｃ１、…、Ｃ２５５における金属配線１１からの入力電流値の最大合計値をＩO とし、ＩO ＝２５６ｉｂとする。
【００３９】
また、電流ＶRTの印加位置からの抵抗値ｒと総和Ｒとの比ｒ／ＲをＬとおく。抵抗値ｒは電圧ＶRTの印加位置からの分圧抵抗の抵抗値を加え合わせた値に対応している。
【００４０】
図５は抵抗体の電位分布を示す図である。式（８）をグラフにした図であり、縦軸にＶ（Ｌ）、横軸にＬをとる。図は補正電流を供給しない場合の金属配線上の位置に対する電圧の誤差を示しており、補正電流を供給しない場合のＩＬＥを示すものである。この曲線は下に凸の形状をなし、Ｌ＝２／３のときに最小値である−５１２Ｒｉｂ／２７をとる。
【００４１】
次に補正電流制御手段１０について詳しく説明する。図６は補正電流制御手段１０の回路構成を示す図である。まず、各素子の接続関係について説明する。電源電圧Ｖｃｃは、ｎｐｎトランジスタＱ２のコレクタ及びベース、ｎｐｎトランジスタＱ８、Ｑ１０のコレクタ、抵抗ｒ３、ｒ４、ｒ６、ｒ７、ｒ８、ｒ９が接続する。
【００４２】
トランジスタＱ２のエミッタには、ｎｐｎトランジスタＱ１、Ｑ３、Ｑ６のコレクタが接続する。トランジスタＱ１のベースはコレクタに接続し、トランジスタＱ１、Ｑ３、Ｑ６のベースは各々接続する。
【００４３】
トランジスタＱ１のエミッタはｎｐｎトランジスタＱ５のベースに接続する。トランジスタＱ３のエミッタはトランジスタＱ６のエミッタ、トランジスタＱ５のコレクタ及びｎｐｎトランジスタＱ７のベースに接続する。
【００４４】
トランジスタＱ５のエミッタはｎｐｎトランジスタＱ７、Ｑ９、Ｑ１１、Ｑ１２のエミッタ及びｎｐｎトランジスタＱ４のコレクタに接続する。トランジスタＱ４のベースには、バイアス電圧Ｖｂｉａｓが供給され、トランジスタＱ４のエミッタは抵抗ｒ１を介して接地する。
【００４５】
トランジスタＱ７、Ｑ９、Ｑ１１、Ｑ１２のベースは、各々接続する。トランジスタＱ７、Ｑ９、Ｑ１１、Ｑ１２のコレクタは、各々接続する。トランジスタＱ８、Ｑ１０のエミッタはトランジスタＱ８のベース及びトランジスタＱ１１のコレクタに接続し、トランジスタＱ８のベースはトランジスタＱ１０のベースに接続する。
【００４６】
ｐｎｐトランジスタＰ１、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７のエミッタは、各々抵抗ｒ３、ｒ４、ｒ６、ｒ７、ｒ８、ｒ９に接続する。ｐｎｐトランジスタＰ１、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７のベースは、各々接続する。
【００４７】
トランジスタＰ１のコレクタは、トランジスタＱ１２のコレクタ及びｐｎｐトランジスタＰ２のベースに接続する。トランジスタＰ２のエミッタは、トランジスタＰ３のベース及びコレクタに接続し、トランジスタＰ２のコレクタは接地する。
【００４８】
ｎｐｎトランジスタＱ１４のコレクタはトランジスタＱ１２のエミッタに接続する。ｎｐｎトランジスタＱ１３のエミッタはベース抵抗ｒ２を介して接地する。トランジスタＰ４のコレクタはｎｐｎトランジスタＱ１６のコレクタ及びベースに接続する。
【００４９】
トランジスタＱ１６のベースは、トランジスタＱ１４、ｎｐｎトランジスタＱ１８のベースに接続し、トランジスタＱ１６のエミッタはｎｐｎトランジスタＱ１５のコレクタに接続する。
【００５０】
トランジスタＱ１５のベースは、トランジスタＱ１３のベース、コレクタ、ｎｐｎトランジスタＱ１７のベース及びトランジスタＱ１４のエミッタに接続し、トランジスタＱ１５のエミッタは抵抗ｒ５を介して接地する。トランジスタＰ５、Ｐ６、Ｐ７のコレクタは各々Ａ１、Ａ２、Ａ３端子に接続する。
【００５１】
トランジスタＱ１７のコレクタとトランジスタＱ１８のエミッタが接続し、トランジスタＱ１７のエミッタは抵抗ｒ１０を介し接地する。トランジスタＱ１８のコレクタはＡ４端子に接続する。
【００５２】
次に動作について説明する。トランジスタＱ５のベース電流（コンパレータのベース電流に相当）をｉｂ（Ｑ５）、トランジスタＰ１のコレクタ電流をｉｃ（Ｐ１）、エミッタ電流をｉｅ（Ｐ１）とすると、トランジスタＱ１、Ｑ３、Ｑ５、Ｑ７には次の関係が成立する。
【００５３】
【数９】
Ｖｂｅ（Ｑ７）＝Ｖｂｅ（Ｑ５）＋Ｖｂｅ（Ｑ１）−Ｖｂｅ（Ｑ３）…（９）
なお、Ｖｂｅ（Ｑ７）は、トランジスタＱ７のベース−エミッタ間電圧、Ｖｂｅ（Ｑ５）は、トランジスタＱ５のベース−エミッタ間電圧、Ｖｂｅ（Ｑ３）は、トランジスタＱ３のベース−エミッタ間電圧、Ｖｂｅ（Ｑ１）は、トランジスタＱ１のベース−エミッタ間電圧である。
【００５４】
また、エバース・モル（Ebers]Moll) のトランジスタモデルから、次式が成立する。
【００５５】
【数１０】
Ｖｂｅ＝Ｖｔ＊ｌｎ（ｉｃ／ｉｓ） …（１０）
なお、ｉｓは比例定数、Ｖｔ＝ｋＴ／ｑであり、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量である。
【００５６】
ここで、式（１０）を式（９）に代入すると、
【００５７】
【数１１】
ｌｎ（ｉｃ（Ｐ１）／４ｉｓ）＝ｌｎ（（β＊ｉｂ（Ｑ５））／ｉｓ）＋ｌｎ（ｉｂ（Ｑ５）／ｉｓ）−ｌｎ（（β＊ｉｂ（Ｑ５））／２ｉｓ） …（１１）
なお、βは電流増幅率であり、β＝ｉｃ／ｉｂである。ｉｃ（Ｐ１）はトランジスタＰ１のコレクタ電流であり、ｉｂ（Ｑ５）はトランジスタＱ５のコレクタ電流である。式（１１）のｅｘＰをとると、
【００５８】
【数１２】
ｉｃ（Ｐ１）／４ｉｓ＝（（β＊ｉｂ（Ｑ５））／ｉｓ）＊（ｉｂ（Ｑ５）／ｉｓ）＊（２ｉｓ／（β＊ｉｂ（Ｑ５））） …（１２）
式（１２）を整理して、
【００５９】
【数１３】
ｉｃ（Ｐ１）・ｉｅ（Ｐ１）＝８ｉｂ …（１３）
なお、トランジスタＱ５のベース電流ｉｂの大きさを１個のコンパレータがレジスタストリングから入力する入力電流の大きさに等しくなるように設定している。
【００６０】
そして、ｒ７、ｒ８、ｒ９、ｒ１０の抵抗値により、補正電流ＩA1、ＩA2、ＩA3、ＩA4の値を変更することができる。
ここで、図３の模式図に示すように、レジスタストリングの位置ａ１（５／８）、ａ２（３／４）、ａ３（７／８）に補正電流を供給し、ａ４（１／８）の位置からは補正電流を引き込む。
【００６１】
また、補正電流は、５／８のポイントではＩA1＝３２ｉｂ、３／４のポイントではＩA2＝６４ｉｂ、７／８のポイントではＩA3＝３２ｉｂを供給する。そして、１／８の位置からはＩA4＝１６ｉｂを引き込む。
【００６２】
次にＩＬＥの補正効果について説明する。図７は補正電流の供給のみを行った場合のＩＬＥを示す図である。すなわち、補正電流ＩA4の引き込みを行わず、補正電流ＩA1〜ＩA3の供給のみを行った場合を示している。縦軸にＩＬＥ、横軸にレジスタストリングの位置をとる。
【００６３】
黒の菱形を結線した曲線は、補正電流を供給しない場合のＩＬＥを示す。黒の四角形を結線した曲線は、比Ｌ＝５／８の位置に、補正電流ＩA1＝３２ｉｂを供給した場合の補正電流ＩA1による金属配線１１の電位増加分を示す。
【００６４】
黒の三角形を結線した曲線は、比Ｌ＝３／４の位置に補正電流ＩA2＝６４ｉｂを供給した場合の補正電流ＩA2による金属配線１１の電位増加分を示す。×印を結線した曲線は、比Ｌ＝７／８の位置に補正電流ＩA3＝３２ｉｂを供給した場合の補正電流ＩA3による金属配線１１の電位増加分を示す。
【００６５】
＊印を結線した曲線は、全補正分であり、補正電流ＩA1、ＩA2、ＩA3による金属配線１１の電位増加分を示す。また、黒の丸印を結線した曲線から、誤差は｜ＩＬＥ｜(max) ＝２．４Ｒｉｂである。
【００６６】
図８は本発明の補正電流の供給及び引き込みを行った場合のＩＬＥを示す図である。縦軸にＩＬＥ、横軸にレジスタストリングの位置をとる。
黒の菱形を結線した曲線は、補正電流を供給しない場合のＩＬＥを示す。黒の三角形を結線した曲線は、比Ｌ＝５／８の位置に、補正電流ＩA1＝３２ｉｂを供給した場合の補正電流ＩA1による金属配線１１の電位増加分を示す。
【００６７】
×印を結線した曲線は、比Ｌ＝３／４の位置に補正電流ＩA2＝６４ｉｂを供給した場合の補正電流ＩA2による金属配線１１の電位増加分を示す。＊印を結線した曲線は、比Ｌ＝７／８の位置に補正電流ＩA3＝３２ｉｂを供給した場合の補正電流ＩA3による金属配線１１の電位増加分を示す。
【００６８】
黒の四角形を結線した曲線は、比Ｌ＝１／８の位置から、補正電流ＩA4＝１６ｉｂを引き込んだ場合の補正電流ＩA4による金属配線１１の電位を示す。黒丸を結線した曲線は、全補正分であり、補正電流ＩA1、ＩA2、ＩA3、ＩA4による金属配線１１の電位増加分を示す。
【００６９】
また、誤差分を示す曲線２から、誤差は｜ＩＬＥ｜(max) ＝１．５Ｒｉｂ程度まで抑制されることがわかる。
以上説明したように、本発明のＡ／Ｄ変換装置１は、基準電圧の印加位置からの分圧抵抗の抵抗値と総抵抗値との比にもとづいて、レジスタストリングに対し補正電流の供給、さらに補正電流の引き込みを行う構成した。
【００７０】
したがって、式（８）にもとづいて、補正電流の供給量または引き込み量を考慮して設計することにより、コンパレータベース電流によるＩＬＥを効果的に削減することが可能になる。
【００７１】
【発明の効果】
以上説明したように、本発明のアナログ／ディジタル変換装置は、基準電圧の印加位置からの分圧抵抗の抵抗値と総抵抗値との比にもとづいて、分圧抵抗に対し補正電流の供給及び引き込みを行う構成した。これにより、ＩＬＥの補正効果を高めることが可能になる。
【図面の簡単な説明】
【図１】本発明のアナログ／ディジタル変換装置の原理図である。
【図２】Ａ／Ｄ変換装置のレイアウトを示す図である。
【図３】８ビットのフラッシュ型Ａ／Ｄ変換装置を簡略化した模式図である。
【図４】金属配線を抵抗体で近似したモデルを示す図である。（Ａ）は電流が引き出されている様子を示す図であり、（Ｂ）は抵抗体の電位分布を解析するための図である。
【図５】抵抗体の電位分布を示す図である。
【図６】補正電流制御手段の回路構成を示す図である。
【図７】補正電流の供給のみを行った場合のＩＬＥを示す図である。
【図８】本発明の補正電流の供給及び引き込みを行った場合のＩＬＥを示す図である。
【符号の説明】
１……アナログ／ディジタル変換装置、１０……補正電流制御手段、２０……エンコーダ、Ｒ０〜Ｒ２n −１……分圧抵抗、Ｃ０〜Ｃ２n −２……比較手段、ＶRT、ＶRB……電圧、ＶIN……アナログ入力電圧。
【発明の属する技術分野】
本発明はアナログ／ディジタル変換装置に関し、特にフラッシュ型のアナログ／ディジタル変換装置に関する。
【０００２】
【従来の技術】
フラッシュ型（全並列型）アナログ／ディジタル変換装置は、高速のアナログ／ディジタル変換装置の一種であり、ｎビットの変換ならば２n −１個のコンパレータを並列に接続し、それぞれにしきい値を設けてコンパレータ出力をエンコードしてｎビットのデータに変換する。
【０００３】
コンパレータの入力段には様々な形式のものがあり、例えばエミッタフォロワ経由で差動対のトランジスタを駆動する形式や、エミッタフォロワなしで差動対のトランジスタを直接駆動する形式などがある。
【０００４】
エミッタフォロワなしで差動対のトランジスタを直接駆動する形式は、エミッタフォロワを経由するコンパレータに比べて、素子数を減らすことができ、また入力電圧範囲をより低いところに設定しやすいので、近年では多く用いられている。
【０００５】
一方、差動対のトランジスタを直接駆動するコンパレータを用いた場合、アナログ入力信号のレベルによって、基準電圧を分圧する分圧抵抗からコンパレータへ流れ出る入力電流（ベース電流）の総和が変わるため、ＩＬＥ（Integral Linearity Error：積分直線性誤差）が悪化してしまう傾向があった。
【０００６】
このため、例えば、特開平１０−０７８０３７号公報では、基準電圧の印加位置からの抵抗値と総抵抗値との比にもとづいて、補正電流の供給量と供給位置を決定し、決定した補正電流を補正電流供給回路から分圧抵抗に供給することにより、ＩＬＥを小さくしている。
【０００７】
【発明が解決しようとする課題】
しかし、上記のような従来技術では、補正電流の供給だけを行っているので、入力電流の変化に対して十分に対応できないといった問題があった。すなわち、コンパレータの入力電流と供給した補正電流との間にずれが生じてしまい、ＩＬＥを十分に小さくすることができなかった。
【０００８】
本発明はこのような点に鑑みてなされたものであり、ＩＬＥ補正効果を高めたアナログ／ディジタル変換装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明では上記課題を解決するために、フラッシュ型のアナログ／ディジタル変換装置において、直列接続されて、基準電圧を分圧する複数の分圧抵抗と、分圧された基準電圧と入力信号とのレベルを比較する複数の比較手段と、前記比較手段からの比較結果に応じたディジタルコードを生成して出力するエンコーダと、前記基準電圧の印加位置からの前記分圧抵抗の抵抗値と総抵抗値との比にもとづいた補正電流を判断し、その判断された補正電流を得るための加算用補正電流源と減算用補正電流源とを用意し、前記加算用補正電流源からの加算用補正電流を前記分圧抵抗の特定の接続点に供給し、前記特定の接続点とは異なる別の特定の接続点で、前記減算用補正電流源による減算用補正電流の引き込みを行う補正電流制御手段と、を有することを特徴とするアナログ／ディジタル変換装置が提供される。
【００１０】
ここで、分圧抵抗は直列接続されて、基準電圧を分圧する。比較手段は、分圧された基準電圧と入力信号とのレベルを比較する。エンコーダは、比較手段からの比較結果に応じたディジタルコードを生成して出力する。補正電流制御手段は、基準電圧の印加位置からの分圧抵抗の抵抗値と総抵抗値との比にもとづいて、分圧抵抗に対し補正電流の供給及び引き込みを行う。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は本発明のアナログ／ディジタル変換装置の原理図である。アナログ／ディジタル（以下、Ａ／Ｄ）変換装置１は、フラッシュ型のＡ／Ｄ変換装置である。
【００１２】
分圧抵抗Ｒ０、Ｒ１、…、Ｒ２n −１は、直列接続しており、その両端に電圧ＶRT、ＶRBを印加すると、分圧抵抗Ｒ０、Ｒ１、…、Ｒ２n −１は、電圧ＶRT、ＶRB間の差電圧からなる基準電圧を分圧する。
【００１３】
そして、分圧された各基準電圧を比較手段（コンパレータ）Ｃ０、Ｃ１、…、Ｃ２n −２の一方の入力端子に供給する。また、比較手段Ｃ０、Ｃ１、…、Ｃ２n −２の他方の入力端子には、アナログ入力電圧ＶINを供給する。
【００１４】
比較手段Ｃ０、Ｃ１、…、Ｃ２n −２の出力信号は、エンコーダ２０に供給される。また、比較手段Ｃ０、Ｃ１、…、Ｃ２n −２は、それぞれ差動対のバイポーラトランジスタからなる差動増幅回路を備える。
【００１５】
エンコーダ２０は、比較手段Ｃ０、Ｃ１、…、Ｃ２n −２からの出力信号を２進数に変換し、ｎビット例えば８ビットのディジタルコードを生成する。なお、比較手段Ｃ０、Ｃ１、…、Ｃ２n −２とエンコーダ２０との間に、論理積回路による微分回路を設け、微分結果をエンコーダ２０に供給する構成としてもよい。
【００１６】
補正電流制御手段１０は、基準電圧の印加位置からの分圧抵抗の抵抗値と総抵抗値との比にもとづいて、分圧抵抗へ補正電流の供給及び引き込みを行って、ＩＬＥの補正効果を高める。詳細は後述する。
【００１７】
次に本発明のＡ／Ｄ変換装置１の構成について説明する。図２はＡ／Ｄ変換装置１のレイアウトを示す図であり、８ビットのＡ／Ｄ変換を行う場合を示している。図３は図２を簡略化した模式図であり、図２で示されている６ビットエンコーダ２１及び８ビットエンコーダ２２を省略して示している。
【００１８】
実際の回路構成上では２５６個のコンパレータを直線上に配置するのは現実的ではない。したがって、図では、コンパレータ２５６個を１列３２個ずつで８列で折り返して配置している。以下、コンパレータの各列をコンパレータバンクＣＢという。
【００１９】
４対の隣接するコンパレータバンクＣＢの間には６ビットエンコーダ２１が計４つ配置され、これらのエンコーダ２１の出力コードが８ビットエンコーダ２２に供給される。
【００２０】
電圧ＶRT、ＶRB間の差電圧からなる基準電圧を分圧する分圧抵抗は、４対の隣接する２列のコンパレータバンクＣＢに沿って配線された金属配線１１と、この金属配線１１を所定の抵抗値等に区分する出力端とからなり、そのうちの配線部分１１１〜１１４では配線幅を太くして、それ以外の配線部分よりも単位長当たりの抵抗値を低くしている。
【００２１】
入力信号ＶINはノードＮ１に供給される。ノードＮ１はノードＮ２、Ｎ３と接続する。ノードＮ２はノードＮ４、Ｎ５と接続する。ノードＮ３はノードＮ６、Ｎ７と接続する。
【００２２】
ノードＮ４からの入力信号ＶINは、Ｃ０〜Ｃ３１とＣ３２〜Ｃ６３の両コンパレータバンクＣＢに供給される。ノードＮ５からの入力信号ＶINは、Ｃ６４〜Ｃ９５とＣ９６〜Ｃ１２７の両コンパレータバンクＣＢに供給される。ノードＮ６からの入力信号ＶINは、Ｃ１２８〜Ｃ１５９とＣ１６０〜Ｃ１９１の両コンパレータバンクＣＢに供給される。ノードＮ７からの入力信号ＶINは、Ｃ１９２〜Ｃ２２３とＣ２２４〜Ｃ２５５の両コンパレータバンクＣＢに供給される。
【００２３】
また、分圧抵抗の電位を補正する補正電流を、金属配線１１に対し供給及び引き込みを行う補正電流制御手段１０を備えている。
補正電流制御手段１０は、Ａ１端子から補正電流ＩA1を出力して金属配線１１の配線部分１１３の位置ａ１に供給する。Ａ２端子からは補正電流ＩA2を出力して金属配線１１の位置ａ２に供給する。Ａ３端子からは補正電流ＩA3を出力して金属配線１１の配線部分１１４の位置ａ３に供給する。Ａ４端子から補正電流ＩA4を金属配線１１の配線部分１１１の位置ａ４から引き込む。
【００２４】
一方、電圧ＶRTの印加位置から電圧ＶRBの印加位置までの金属配線１１の抵抗値Ｒは、位置ｓ１、ｓ２、ａ２により４等分されている。また電圧ＶRTの印加位置から配線部分１１１までの抵抗値はＲ／８であり、電圧ＶRTの印加位置から配線部分１１２までの抵抗値は３Ｒ／８であり、電圧ＶRTの印加位置から配線部分１１３までの抵抗値は５Ｒ／８であり、電圧ＶRTの印加位置から配線部分１１４までの抵抗値は７Ｒ／８である。
【００２５】
次にＩＬＥについて説明する。図４は金属配線を抵抗体で近似したモデルを示す図である。（Ａ）は電流が引き出されている様子を示す図であり、（Ｂ）は抵抗体の電位分布を解析するための図である。
【００２６】
コンパレータの入力段は差動対のトランジスタからなるので、レジスタストリングからコンパレータＣ０、Ｃ１、…、Ｃ２n −２に供給される入力電流は、レジスタストリング上の電位がＶRT〜ＶINの範囲からの電流となる。
【００２７】
ここで、（Ａ）と（Ｂ）のように、レジスタストリングを直線状の抵抗体ＲＳで近似する。抵抗体ＲＳの全長をＬ2 とし、抵抗体ＲＳの単位長さ当たりの抵抗値すなわち抵抗密度をρとし、抵抗体ＲＳの抵抗値をＲとする。抵抗密度ρは次式となる。
【００２８】
【数１】
ρ＝Ｒ／Ｌ2 …（１）
また、抵抗体ＲＳの一端からの距離ｘが０＜ｘ＜Ｌ1 に対し、一様に電流Ｉが引き出されている。電流密度ｉは次式となる。
【００２９】
【数２】
ｉ＝Ｉ／Ｌ1 …（２）
ここで、０≦Ｌ1 ≦Ｌ2 である。また、抵抗体ＲＳのｘ＝Ｌ1 の位置には、抵抗体ＲＳの他端から電流Ｉ２が流入している。図中の符号電位は接地電位を示す。
【００３０】
抵抗体ＲＳ上の距離ｘの位置に対し、抵抗体ＲＳの一端から電流ｉ１が流入し、他端から電流ｉ２が流入し、電流ｉが引き出されている。この場合、次式が成立する。
【００３１】
【数３】
ｉ１＊ρｘ＝ｉ２＊（Ｒ−ρｘ） …（３）
【００３２】
【数４】
ｉ１＋ｉ２＝ｉ …（４）
式（３）、式（４）からｉ１を消去すると、
【００３３】
【数５】
ｉ２＝ｉρｘ／Ｒ …（５）
が得られる。そこで、式（５）をｘ＝０〜Ｌ1 の範囲で積分すると、次式が成立する。
【００３４】
【数６】
Ｉ２＝Ｉ＊Ｌ1 ／２＊Ｌ2 …（６）
したがって、抵抗体ＲＳ上の距離ｘ＝Ｌ1 での電位ＶL1は次式で表される。
【００３５】
【数７】
ＶＬ１＝（（Ｌ１／Ｌ２）−１）＊（Ｌ１／２＊Ｌ２）＊ＲＩ…（７）
ここで、比Ｌ１／Ｌ２＝Ｌとおき、Ｌ１＝Ｌ２の場合に抵抗体ＲＳから引き出される最大電流値をＩ Ｏ とおくとＩ＝（Ｌ１／Ｌ２）＊Ｉ Ｏ が成立し、抵抗体ＲＳ上での比Ｌの位置での電位Ｖ（Ｌ）は次式で表される。
【００３６】
【数８】
Ｖ（Ｌ）＝（Ｌ−１）＊（１／２）＊Ｌ＊Ｒ＊Ｌ＊Ｉ Ｏ
＝（１／２）＊Ｒ＊Ｉ Ｏ ＊Ｌ ２ ＊（Ｌ―１）…（８）
次にこの式（８）と図３のＡ／Ｄ変換装置１との対応について説明する。アルミニウム配線等からなる金属配線１１及びこの金属配線１１を所定の抵抗値毎に区分する出力端は、電流ＶＲＴと電流ＶＲＢの差電圧からなる基準電圧を分圧する。
【００３７】
金属配線１１の抵抗値の総和をＲとする。また、金属配線１１から電流が各コンパレータに流入する場合に、各電流の大きさはコンパレータの入力段のトランジスタのベース電流ｉｂとする。
【００３８】
すなわち、金属配線１１上の電位が電圧ＶRT〜ＶIN（ＶRT＞ＶIN＞ＶRB）となる位置から各コンパレータが入力する電流値をｉｂとおく。
そして、２５６個のコンパレータＣ０、Ｃ１、…、Ｃ２５５における金属配線１１からの入力電流値の最大合計値をＩO とし、ＩO ＝２５６ｉｂとする。
【００３９】
また、電流ＶRTの印加位置からの抵抗値ｒと総和Ｒとの比ｒ／ＲをＬとおく。抵抗値ｒは電圧ＶRTの印加位置からの分圧抵抗の抵抗値を加え合わせた値に対応している。
【００４０】
図５は抵抗体の電位分布を示す図である。式（８）をグラフにした図であり、縦軸にＶ（Ｌ）、横軸にＬをとる。図は補正電流を供給しない場合の金属配線上の位置に対する電圧の誤差を示しており、補正電流を供給しない場合のＩＬＥを示すものである。この曲線は下に凸の形状をなし、Ｌ＝２／３のときに最小値である−５１２Ｒｉｂ／２７をとる。
【００４１】
次に補正電流制御手段１０について詳しく説明する。図６は補正電流制御手段１０の回路構成を示す図である。まず、各素子の接続関係について説明する。電源電圧Ｖｃｃは、ｎｐｎトランジスタＱ２のコレクタ及びベース、ｎｐｎトランジスタＱ８、Ｑ１０のコレクタ、抵抗ｒ３、ｒ４、ｒ６、ｒ７、ｒ８、ｒ９が接続する。
【００４２】
トランジスタＱ２のエミッタには、ｎｐｎトランジスタＱ１、Ｑ３、Ｑ６のコレクタが接続する。トランジスタＱ１のベースはコレクタに接続し、トランジスタＱ１、Ｑ３、Ｑ６のベースは各々接続する。
【００４３】
トランジスタＱ１のエミッタはｎｐｎトランジスタＱ５のベースに接続する。トランジスタＱ３のエミッタはトランジスタＱ６のエミッタ、トランジスタＱ５のコレクタ及びｎｐｎトランジスタＱ７のベースに接続する。
【００４４】
トランジスタＱ５のエミッタはｎｐｎトランジスタＱ７、Ｑ９、Ｑ１１、Ｑ１２のエミッタ及びｎｐｎトランジスタＱ４のコレクタに接続する。トランジスタＱ４のベースには、バイアス電圧Ｖｂｉａｓが供給され、トランジスタＱ４のエミッタは抵抗ｒ１を介して接地する。
【００４５】
トランジスタＱ７、Ｑ９、Ｑ１１、Ｑ１２のベースは、各々接続する。トランジスタＱ７、Ｑ９、Ｑ１１、Ｑ１２のコレクタは、各々接続する。トランジスタＱ８、Ｑ１０のエミッタはトランジスタＱ８のベース及びトランジスタＱ１１のコレクタに接続し、トランジスタＱ８のベースはトランジスタＱ１０のベースに接続する。
【００４６】
ｐｎｐトランジスタＰ１、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７のエミッタは、各々抵抗ｒ３、ｒ４、ｒ６、ｒ７、ｒ８、ｒ９に接続する。ｐｎｐトランジスタＰ１、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７のベースは、各々接続する。
【００４７】
トランジスタＰ１のコレクタは、トランジスタＱ１２のコレクタ及びｐｎｐトランジスタＰ２のベースに接続する。トランジスタＰ２のエミッタは、トランジスタＰ３のベース及びコレクタに接続し、トランジスタＰ２のコレクタは接地する。
【００４８】
ｎｐｎトランジスタＱ１４のコレクタはトランジスタＱ１２のエミッタに接続する。ｎｐｎトランジスタＱ１３のエミッタはベース抵抗ｒ２を介して接地する。トランジスタＰ４のコレクタはｎｐｎトランジスタＱ１６のコレクタ及びベースに接続する。
【００４９】
トランジスタＱ１６のベースは、トランジスタＱ１４、ｎｐｎトランジスタＱ１８のベースに接続し、トランジスタＱ１６のエミッタはｎｐｎトランジスタＱ１５のコレクタに接続する。
【００５０】
トランジスタＱ１５のベースは、トランジスタＱ１３のベース、コレクタ、ｎｐｎトランジスタＱ１７のベース及びトランジスタＱ１４のエミッタに接続し、トランジスタＱ１５のエミッタは抵抗ｒ５を介して接地する。トランジスタＰ５、Ｐ６、Ｐ７のコレクタは各々Ａ１、Ａ２、Ａ３端子に接続する。
【００５１】
トランジスタＱ１７のコレクタとトランジスタＱ１８のエミッタが接続し、トランジスタＱ１７のエミッタは抵抗ｒ１０を介し接地する。トランジスタＱ１８のコレクタはＡ４端子に接続する。
【００５２】
次に動作について説明する。トランジスタＱ５のベース電流（コンパレータのベース電流に相当）をｉｂ（Ｑ５）、トランジスタＰ１のコレクタ電流をｉｃ（Ｐ１）、エミッタ電流をｉｅ（Ｐ１）とすると、トランジスタＱ１、Ｑ３、Ｑ５、Ｑ７には次の関係が成立する。
【００５３】
【数９】
Ｖｂｅ（Ｑ７）＝Ｖｂｅ（Ｑ５）＋Ｖｂｅ（Ｑ１）−Ｖｂｅ（Ｑ３）…（９）
なお、Ｖｂｅ（Ｑ７）は、トランジスタＱ７のベース−エミッタ間電圧、Ｖｂｅ（Ｑ５）は、トランジスタＱ５のベース−エミッタ間電圧、Ｖｂｅ（Ｑ３）は、トランジスタＱ３のベース−エミッタ間電圧、Ｖｂｅ（Ｑ１）は、トランジスタＱ１のベース−エミッタ間電圧である。
【００５４】
また、エバース・モル（Ebers]Moll) のトランジスタモデルから、次式が成立する。
【００５５】
【数１０】
Ｖｂｅ＝Ｖｔ＊ｌｎ（ｉｃ／ｉｓ） …（１０）
なお、ｉｓは比例定数、Ｖｔ＝ｋＴ／ｑであり、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量である。
【００５６】
ここで、式（１０）を式（９）に代入すると、
【００５７】
【数１１】
ｌｎ（ｉｃ（Ｐ１）／４ｉｓ）＝ｌｎ（（β＊ｉｂ（Ｑ５））／ｉｓ）＋ｌｎ（ｉｂ（Ｑ５）／ｉｓ）−ｌｎ（（β＊ｉｂ（Ｑ５））／２ｉｓ） …（１１）
なお、βは電流増幅率であり、β＝ｉｃ／ｉｂである。ｉｃ（Ｐ１）はトランジスタＰ１のコレクタ電流であり、ｉｂ（Ｑ５）はトランジスタＱ５のコレクタ電流である。式（１１）のｅｘＰをとると、
【００５８】
【数１２】
ｉｃ（Ｐ１）／４ｉｓ＝（（β＊ｉｂ（Ｑ５））／ｉｓ）＊（ｉｂ（Ｑ５）／ｉｓ）＊（２ｉｓ／（β＊ｉｂ（Ｑ５））） …（１２）
式（１２）を整理して、
【００５９】
【数１３】
ｉｃ（Ｐ１）・ｉｅ（Ｐ１）＝８ｉｂ …（１３）
なお、トランジスタＱ５のベース電流ｉｂの大きさを１個のコンパレータがレジスタストリングから入力する入力電流の大きさに等しくなるように設定している。
【００６０】
そして、ｒ７、ｒ８、ｒ９、ｒ１０の抵抗値により、補正電流ＩA1、ＩA2、ＩA3、ＩA4の値を変更することができる。
ここで、図３の模式図に示すように、レジスタストリングの位置ａ１（５／８）、ａ２（３／４）、ａ３（７／８）に補正電流を供給し、ａ４（１／８）の位置からは補正電流を引き込む。
【００６１】
また、補正電流は、５／８のポイントではＩA1＝３２ｉｂ、３／４のポイントではＩA2＝６４ｉｂ、７／８のポイントではＩA3＝３２ｉｂを供給する。そして、１／８の位置からはＩA4＝１６ｉｂを引き込む。
【００６２】
次にＩＬＥの補正効果について説明する。図７は補正電流の供給のみを行った場合のＩＬＥを示す図である。すなわち、補正電流ＩA4の引き込みを行わず、補正電流ＩA1〜ＩA3の供給のみを行った場合を示している。縦軸にＩＬＥ、横軸にレジスタストリングの位置をとる。
【００６３】
黒の菱形を結線した曲線は、補正電流を供給しない場合のＩＬＥを示す。黒の四角形を結線した曲線は、比Ｌ＝５／８の位置に、補正電流ＩA1＝３２ｉｂを供給した場合の補正電流ＩA1による金属配線１１の電位増加分を示す。
【００６４】
黒の三角形を結線した曲線は、比Ｌ＝３／４の位置に補正電流ＩA2＝６４ｉｂを供給した場合の補正電流ＩA2による金属配線１１の電位増加分を示す。×印を結線した曲線は、比Ｌ＝７／８の位置に補正電流ＩA3＝３２ｉｂを供給した場合の補正電流ＩA3による金属配線１１の電位増加分を示す。
【００６５】
＊印を結線した曲線は、全補正分であり、補正電流ＩA1、ＩA2、ＩA3による金属配線１１の電位増加分を示す。また、黒の丸印を結線した曲線から、誤差は｜ＩＬＥ｜(max) ＝２．４Ｒｉｂである。
【００６６】
図８は本発明の補正電流の供給及び引き込みを行った場合のＩＬＥを示す図である。縦軸にＩＬＥ、横軸にレジスタストリングの位置をとる。
黒の菱形を結線した曲線は、補正電流を供給しない場合のＩＬＥを示す。黒の三角形を結線した曲線は、比Ｌ＝５／８の位置に、補正電流ＩA1＝３２ｉｂを供給した場合の補正電流ＩA1による金属配線１１の電位増加分を示す。
【００６７】
×印を結線した曲線は、比Ｌ＝３／４の位置に補正電流ＩA2＝６４ｉｂを供給した場合の補正電流ＩA2による金属配線１１の電位増加分を示す。＊印を結線した曲線は、比Ｌ＝７／８の位置に補正電流ＩA3＝３２ｉｂを供給した場合の補正電流ＩA3による金属配線１１の電位増加分を示す。
【００６８】
黒の四角形を結線した曲線は、比Ｌ＝１／８の位置から、補正電流ＩA4＝１６ｉｂを引き込んだ場合の補正電流ＩA4による金属配線１１の電位を示す。黒丸を結線した曲線は、全補正分であり、補正電流ＩA1、ＩA2、ＩA3、ＩA4による金属配線１１の電位増加分を示す。
【００６９】
また、誤差分を示す曲線２から、誤差は｜ＩＬＥ｜(max) ＝１．５Ｒｉｂ程度まで抑制されることがわかる。
以上説明したように、本発明のＡ／Ｄ変換装置１は、基準電圧の印加位置からの分圧抵抗の抵抗値と総抵抗値との比にもとづいて、レジスタストリングに対し補正電流の供給、さらに補正電流の引き込みを行う構成した。
【００７０】
したがって、式（８）にもとづいて、補正電流の供給量または引き込み量を考慮して設計することにより、コンパレータベース電流によるＩＬＥを効果的に削減することが可能になる。
【００７１】
【発明の効果】
以上説明したように、本発明のアナログ／ディジタル変換装置は、基準電圧の印加位置からの分圧抵抗の抵抗値と総抵抗値との比にもとづいて、分圧抵抗に対し補正電流の供給及び引き込みを行う構成した。これにより、ＩＬＥの補正効果を高めることが可能になる。
【図面の簡単な説明】
【図１】本発明のアナログ／ディジタル変換装置の原理図である。
【図２】Ａ／Ｄ変換装置のレイアウトを示す図である。
【図３】８ビットのフラッシュ型Ａ／Ｄ変換装置を簡略化した模式図である。
【図４】金属配線を抵抗体で近似したモデルを示す図である。（Ａ）は電流が引き出されている様子を示す図であり、（Ｂ）は抵抗体の電位分布を解析するための図である。
【図５】抵抗体の電位分布を示す図である。
【図６】補正電流制御手段の回路構成を示す図である。
【図７】補正電流の供給のみを行った場合のＩＬＥを示す図である。
【図８】本発明の補正電流の供給及び引き込みを行った場合のＩＬＥを示す図である。
【符号の説明】
１……アナログ／ディジタル変換装置、１０……補正電流制御手段、２０……エンコーダ、Ｒ０〜Ｒ２n −１……分圧抵抗、Ｃ０〜Ｃ２n −２……比較手段、ＶRT、ＶRB……電圧、ＶIN……アナログ入力電圧。
Claims (4)
- フラッシュ型のアナログ／ディジタル変換装置において、
直列接続して、基準電圧を分圧する複数の分圧抵抗と、
分圧された基準電圧と入力信号とのレベルを比較する複数の比較手段と、
前記比較手段からの比較結果に応じたディジタルコードを生成して出力するエンコーダと、
前記基準電圧の印加位置からの前記分圧抵抗の抵抗値と総抵抗値との比にもとづいた補正電流を判断し、その判断された補正電流を得るための加算用補正電流源と減算用補正電流源とを用意し、前記加算用補正電流源からの加算用補正電流を前記分圧抵抗の特定の限られた接続点に供給し、前記特定の接続点とは異なる別の特定の限られた接続点で、前記減算用補正電流源による減算用補正電流の引き込みを行う補正電流制御手段とを有し、
前記複数の比較手段を所定個ずつ別の列で配置し、前記特定の接続点と前記別の特定の接続点とを、それぞれ別の列の比較手段に接続された分圧抵抗の接続点に接続したアナログ／ディジタル変換装置。 - 前記加算用補正電流源として３個用意し、その３個の加算用補正電流源からの加算用補正電流を前記分圧抵抗の３つの特定の接続点に供給する構成とし、前記減算用補正電流源として１個用意し、その１個の減算用補正電流源で減算用補正電流を前記分圧抵抗の前記別の特定の接続点から引き込む構成とし、
前記３つの特定の接続点と前記別の特定の接続点とを、それぞれ別の列の比較手段に接続された分圧抵抗の接続点に接続した請求項１記載のアナログ／ディジタル変換装置。 - フラッシュ型のアナログ／ディジタル変換装置において、
直列接続して、基準電圧を分圧する複数の分圧抵抗と、
分圧された基準電圧と入力信号とのレベルを比較する複数の比較手段と、
前記比較手段からの比較結果に応じたディジタルコードを生成して出力するエンコーダと、
前記基準電圧の印加位置からの前記分圧抵抗の抵抗値と総抵抗値との比にもとづいた補正電流を判断し、その判断された補正電流を得るための加算用補正電流源と減算用補正電流源とを用意し、前記加算用補正電流源からの加算用補正電流を前記分圧抵抗の特定の限られた接続点に供給し、前記特定の接続点とは異なる別の特定の限られた接続点で、前記減算用補正電流源による減算用補正電流の引き込みを行う補正電流制御手段とを有し、
前記補正電流制御手段は、前記比較手段の前記分圧抵抗からの入力電流値の最大合計値をＩＯ、前記基準電圧の印加位置から前記分圧抵抗の抵抗値を加えた値ｒと総抵抗値Ｒの比ｒ／ＲがＬである位置に対する電位をＶ（Ｌ）とした場合、
Ｖ（Ｌ）＝（１／２）＊Ｒ＊ＩＯ＊Ｌ２＊（Ｌ―１）
の値または近傍の値にもとづいて、前記補正電流の供給及び引き込みを行うアナログ／ディジタル変換装置。 - 前記補正電流制御手段は、８ビットのアナログ／ディジタル変換を行う場合、前記比ｒ／Ｒが５／８である位置または近傍の位置にＩＯ／８の大きさの電流を供給し、前記比ｒ／Ｒが３／４である位置または近傍の位置にＩＯ／４の大きさの電流を供給し、前記比ｒ／Ｒが７／８である位置または近傍の位置にＩＯ／８の大きさの電流を供給し、前記比ｒ／Ｒが１／８である位置または近傍の位置からＩＯ／１６の大きさの電流を引き込む請求項３記載のアナログ／ディジタル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35492798A JP4144086B2 (ja) | 1998-12-14 | 1998-12-14 | アナログ／ディジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35492798A JP4144086B2 (ja) | 1998-12-14 | 1998-12-14 | アナログ／ディジタル変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000183742A JP2000183742A (ja) | 2000-06-30 |
| JP4144086B2 true JP4144086B2 (ja) | 2008-09-03 |
Family
ID=18440848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35492798A Expired - Fee Related JP4144086B2 (ja) | 1998-12-14 | 1998-12-14 | アナログ／ディジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4144086B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4702066B2 (ja) | 2006-01-13 | 2011-06-15 | ソニー株式会社 | アナログ／デジタル変換回路 |
| WO2013183688A1 (ja) * | 2012-06-05 | 2013-12-12 | 国立大学法人 鹿児島大学 | アナログデジタル変換器 |
-
1998
- 1998-12-14 JP JP35492798A patent/JP4144086B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000183742A (ja) | 2000-06-30 |
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Legal Events
| Date | Code | Title | Description |
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| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050404 |
|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A02 | Decision of refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080421 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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