JP2001285068A - デジタル/アナログ変換器 - Google Patents
デジタル/アナログ変換器Info
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Abstract
でき、汎用性に富むデジタル/アナログ変換器を提供す
る。 【解決手段】 上位ビットデータ変換部1は、外部から
入力される上位及び下位基準電圧を用いて上位ビットデ
ータを上位アナログ電圧信号に変換し、制御部4は、上
位及び下位基準電圧に応じた電流値i1を有する電流I
2を下位ビットデータ変換部2に供給し、下位ビットデ
ータ変換部2は、電流I2を基準に下位ビットデータを
下位アナログ電流信号に変換し、加算部3は、下位アナ
ログ電流信号を電流/電圧変換して上位アナログ電圧信
号と加算して出力する。
Description
るデジタルデータを上位ビットデータと下位ビットデー
タとに分け、それぞれを別々にアナログ信号に変換した
後、両者をアナログ加算することにより、デジタルデー
タをアナログ信号に変換するデジタル/アナログ変換器
に関する。
ログ変換器として、抵抗ストリングスとCMOSを組み
合わせたものが知られている。この抵抗ストリングス型
デジタル/アナログ変換器は、出力インピーダンスが高
いため、高入力インピーダンス回路で受ける必要があ
る。このために出力段には通常、演算増幅器を用いた加
算器が用いられている。
タル/アナログ変換器では、高い変換精度が得られる反
面、ビット数を増やすと抵抗の数が増大し、IC化する
際には、これらの抵抗が大きな面積を要することから、
IC自体が大型化してしまうという問題がある。
て、例えば、特開平8−307273号公報に開示され
る回路がある。このデジタル/アナログ変換器の例を図
3に示す。この回路構成では、16ビットのデジタルデ
ータのうちの上位14ビットのデータが既存の抵抗スト
リングス型デジタル/アナログコンバータ11により、
対応するアナログ電圧信号(以下、上位アナログ電圧信
号という)に変換されると共に、16ビットのデジタル
データのうちの下位2ビットデータが、カレントミラー
回路12により、対応するアナログ電流信号(以下、下
位アナログ電流信号という)に変換される。下位ビット
データに対応するアナログ電流信号は、加算器13およ
び電流切換回路14により、対応するアナログ電圧信号
(以下、下位アナログ電圧信号という)に変換されると
同時に、上位アナログ電圧信号と加算され、演算増幅器
出力端からデジタル/アナログ変換器の出力として出力
される。
ストリングスとCMOSトランジスタの組み合わせによ
って構成したデジタル/アナログ変換器に比べて、その
面積を抑えることが可能となり、また、簡便にビット拡
張が可能となる。
従来のデジタル/アナログ変換器では、外部から入力さ
れデジタル/アナログの基準電源の電圧の設定値に応じ
て、抵抗R12の抵抗値r12及びトランジスタQ2、
Q3を流れる電流I2、I3の電流値i2、i3を予め
設定する必要があった。すなわち、加算器13により上
位アナログ電圧信号と各下位アナログ電圧信号とが各ビ
ット位置に対応した正しいアナログ電圧レベルで加算さ
れる必要がある。そのために、デジタル/アナログコン
バータ11により変換される上位ビットデータの最下位
ビットデータの電圧値の1/2、1/4になるように、
抵抗値r12及び電流値i2、i3を予め設定する必要
があった。このため、デジタル/アナログ変換器全体を
一旦設計した後、ユーザーが基準電圧を任意に変更する
ことが難しく、汎用性に欠けるという問題があった。
意に設定することができ、汎用性に富むデジタル/アナ
ログ変換器を提供することである。
アナログ変換器は、外部から入力される基準電圧を用い
て、デジタルデータの上位ビットデータを前記上位ビッ
トデータに応じた上位アナログ信号に変換する上位変換
手段と、前記デジタルデータの下位ビットデータを前記
下位ビットデータに応じた下位アナログ信号に変換する
下位変換手段と、前記基準電圧に応じた前記下位アナロ
グ信号を出力するように前記下位変換手段を制御する制
御手段と、前記上位アナログ信号及び前記下位アナログ
信号を加算して、前記デジタルデータに応じたアナログ
信号を出力する加算手段とを備える。
ナログ信号の基準となる基準電圧に応じた下位アナログ
信号を自動的に出力することができるので、ユーザーが
基準電圧を任意に設定することができ、デジタル/アナ
ログ変換器の汎用性を向上することができる。
を用いて前記上位ビットデータに応じた電圧を有する上
位アナログ電圧信号を出力する電圧出力手段を備え、前
記下位変換手段は、前記下位ビットデータに応じた電流
を有する下位アナログ電流信号を出力する電流出力手段
を備え、前記制御手段は、前記基準電圧の内の所定電圧
を検出し、検出された電圧に応じて前記下位アナログ電
流信号を調整する調整手段を備え、前記加算手段は、前
記下位アナログ電流信号を電流/電圧変換して前記上位
アナログ電圧信号に加算する電流/電圧変換手段を備え
ることが好ましい。
基準となる基準電圧に応じて下位アナログ電流信号の電
流を自動的に調整することができるので、ユーザーが基
準電圧を任意に設定することができ、汎用性を向上する
ことができる。また、一般に変換精度の高い電圧型の上
位変換手段により上位ビットデータを上位アナログ電圧
信号に変換できるとともに、一般に回路面積の小さい電
流型の下位変換手段により下位ビットデータを下位アナ
ログ電流信号に変換できるので、少ない回路面積で高精
度なデジタル/アナログ変換を行うことができる。
基準電圧の上位基準電圧を供給される上位基準電圧端子
に接続されるとともに、下位端が前記基準電圧の下位基
準電圧を供給される下位基準電圧端子に接続され、前記
基準電圧を前記デジタルデータの上位ビット数に応じた
個数に分割して複数個の出力端から出力する抵抗網を備
え、前記調整手段は、一端が高電位側の電源に接続され
るMOSトランジスタと、一端が前記MOSトランジス
タに接続され、他端が前記抵抗網の下位端に接続される
抵抗と、第1の入力端が前記MOSトランジスタと前記
抵抗との接続点に接続され、第2の入力端が前記抵抗網
の所定の出力端に接続され、出力端が前記MOSトラン
ジスタのゲートに接続される差動回路と、前記MOSト
ランジスタから前記抵抗を介して前記抵抗網の下位端に
流入する電流を前記抵抗網の上位端から吸い出す電流吸
い出し手段とを備えることが好ましい。
トランジスタから抵抗を介して抵抗網の下位端に流入す
る電流を上位端から吸い出すことができるので、抵抗網
に不要な電流が流れることがなく、抵抗等の電流ドライ
ブ能力の低い素子からも上位及び下位基準電圧を供給す
ることができ、デジタル/アナログ変換器の汎用性をさ
らに向上することができる。
ジタル/アナログ変換器について図面を参照しながら詳
細に説明する。なお、以下の説明では、(n+m)ビッ
トのデジタルデータ(n、mは任意の正整数)を上位n
ビットと下位mビットとに分けてデジタル/アナログ変
換を行う場合について説明する。
ル/アナログ変換器について図1を参照しながら詳細に
説明する。図1は、本発明の第1の実施の形態のデジタ
ル/アナログ変換器の構成を示す回路図である。なお、
図1に示すデジタル/アナログ変換器は、電流ドライブ
能力の高いオペアンプから基準電圧(上位基準電圧(高
電位側)及び下位基準電圧(低電位側))を供給する場
合について説明するが、レギュレータ等の他の電流ドラ
イブ能力の高い素子に対しても、本実施の形態が同様に
適用できる。
換器は、(n+m)ビットのデジタルデータのうち上位
nビットのデータDU0〜DU(n−1)を上位アナロ
グ電圧信号に変換する上位ビットデータ変換部1、(n
+m)ビットのデジタルデータのうち下位mビットのデ
ータDB0〜DB(m−1)を下位アナログ電流信号に
変換する下位ビットデータ変換部2、下位アナログ電流
信号を電流/電圧変換すると同時に、上位アナログ電圧
信号に加算する加算部3、上位基準電圧vrh及び下位
基準電圧vrlから作られる基準電圧に応じた電流を下
位ビットデータ変換部2に供給する制御部4を備える。
抗RR0〜RR(2n−1)からなる抵抗網RR、2n個
のCMOSスイッチS0〜S(2n−1)、デコーダD
Cを備える。抵抗RR0〜RR(2n−1)は、直列に
接続され、抵抗網RRの上位基準電圧端子VRHには、
外部のオペアンプOPHから上位基準電圧vrhが供給
され、下位基準電圧端子VRLには、外部のオペアンプ
OPLから下位基準電圧vrlが供給される。各抵抗R
R0〜RR(2n−1)の各接続点には、スイッチS0
〜S(2n−1)の入力端が各々接続され、スイッチS
0〜S(2n−1)の各出力端は、加算部3に接続され
る。デコーダDCは、上位nビットのデータDU0〜D
U(n−1)を受け、上位nビットのデータDU0〜D
U(n−1)をデコードし、その結果に応じた制御信号
を各スイッチS0〜S(2n−1)に各々出力する。ス
イッチS0〜S(n−1)は、入力される制御信号に応
じてその接続/非接続状態が制御される。
タM1〜M3、pチャネルMOSトランジスタM4〜M
7、抵抗R1を備える。トランジスタM1のゲートは、
非反転入力端子としてノードN1に接続され、ドレイン
は、トランジスタM4のドレイン及びゲートと接続さ
れ、ソースは、トランジスタM3のドレインと接続され
る。トランジスタM2のゲートは、反転入力端子として
上位ビットデータ変換部1の抵抗網RRの中点であるノ
ードN2に接続され、ドレインは、出力端子となるノー
ドN3でトランジスタM5のドレインと接続され、ソー
スは、トランジスタM3のドレインと接続される。トラ
ンジスタM5のゲートは、トランジスタM4のゲートお
よびドレインに接続され、トランジスタM4、M5のソ
ースは、高電位側の電源VDDに接続される。トランジ
スタM3のゲートは、所定のバイアス電圧を供給するバ
イアス電源VBに接続され、ソースは、接地される。従
って、入力用のトランジスタM1、M2と、負荷用のト
ランジスタM4、M5と、定電流源用のトランジスタM
3とにより、差動回路が構成される。
ドN3に接続され、ソースは、電源VDDに接続され、
ドレインは、ノードN1で、トランジスタM1のゲート
および抵抗R1の一端と接続される。抵抗R1の他端
は、抵抗網RRの下位端に接続される。トランジスタM
7のゲートは、トランジスタM6のゲートに接続され、
ソースは、電源VDDに接続され、ドレインは、下位ビ
ットデータ変換部2に接続される。
MOSトランジスタML0〜ML(m−1)、MI0〜
MImを備える。トランジスタMImのゲート及びドレ
インは、制御部4内のトランジスタM7のドレインと接
続され、ソースは、接地される。トランジスタML0〜
ML(m−1)の各ソースは、接地され、各ゲートは、
トランジスタMImのゲートと接続され、トランジスタ
MI0〜MImによりカレントミラー回路が構成され
る。トランジスタML0〜ML(m−1)の各ゲートに
は、下位mビットデータDB0〜DB(m−1)のうち
対応する各データが入力され、各ソースは、対応するト
ランジスタMI0〜MI(m−1)の各ドレインに接続
され、各ドレインは、加算部3に接続される。
2を備える。演算増幅器OPの非反転入力端子は、スイ
ッチS0〜S(2n−1)の各出力端に接続され、反転
入力端子は、下位ビットデータ変換部2内のトランジス
タML0〜ML(m−1)のドレインと接続され、出力
端子と反転入力端子との間に抵抗R2が接続され、加算
部が構成される。加算部は、上位ビットデータ変換部1
から出力される上位アナログ電圧信号に対してその電圧
を高入力インピーダンスで受けてそのまま出力端子に導
く帰還利得1の非反転増幅器として機能するとともに、
下位ビットデータ変換部2から出力される下位アナログ
電流信号を電流/電圧変換して上位アナログ電圧信号に
加算し、その加算結果をデジタル/アナログ変換器の出
力として供給する。
アナログ変換器の動作について説明する。まず、上位ビ
ットデータ変換部1の動作について説明する。デコーダ
DCにより、変換されるために入力されたデジタルデー
タのうち上位nビットのデータDU0〜DU(n−1)
がデコードされ、そのデコード結果に基づきスイッチS
0〜S(2n−1)をオン(その他のスイッチはオフ)
するための制御信号をスイッチS0〜S(2n−1)に
出力する。従って、抵抗RR0〜RR(2n−1)によ
り上位基準電圧vrhと下位基準電圧vrlとの間を上
位ビット数に応じて分割された電圧のうち上位ビットデ
ータに対応する電圧が、ONされたスイッチを介して上
位アナログ電圧信号として加算部3に出力される。
(n−1)がすべて“0”の場合、スイッチS0がオン
され、他のスイッチはオフされ、抵抗R0の下端の電圧
が出力される。また、上位nビットデータDU0〜DU
(n−1)がすべて“1”の場合、スイッチS(2n−
1)がオンされ、他のスイッチはオフされ、抵抗R(2
n−1)の下端の電圧が出力される。
トランジスタM1〜M5により構成される差動回路のノ
ードN1の電圧がノードN2の電圧より高い場合、トラ
ンジスタM6のゲート電圧が上昇して抵抗R1を流れる
電流I1が小さくなり、ノードN1の電圧は下降し、一
方、ノードN1の電圧がノードN2の電圧より低い場
合、トランジスタM6のゲート電圧が低下して抵抗R1
を流れる電流I1が大きくなり、ノードN1の電圧は上
昇する。従って、差動回路によりノードN1の電圧は、
ノードN2の電圧すなわち抵抗網の中点の電圧になり、
抵抗R1を流れる電流I1は、上位基準電圧vrh及び
下位基準電圧vrlの間の電圧に応じた電流値i1を有
することになる。
ドN3に接続されているため、トランジスタM7により
下位ビットデータ変換部2に供給される電流I2の電流
値もi1となる。この結果、上位基準電圧vrh及び下
位基準電圧vrlの間の電圧に応じた電流値i1を有す
る電流I2が下位ビットデータ変換部2に供給される。
なお、抵抗R1を流れる電流I1は、下位端を介して抵
抗網RRに流れ込むが、本実施の形態では、上位基準電
圧vrh及び下記基準電圧vrlを供給するために、電
流ドライブ能力の高いオペアンプOPH、OPLを用い
ているので、オペアンプOPH、OPLが電流I1を吸
収し、上位nビットの変換動作に影響せず、問題はな
い。
ついて説明する。電流I2を受けるトランジスタMIm
は、トランジスタMI0〜MI(m−1)とともにカレ
ントミラー回路を構成しているので、電流I2に応じた
電流IL0〜IL(m−1)がそれぞれトランジスタM
I0〜MI(m−1)を流れる。ここで、各トランジス
タMI0〜MI(m−1)のゲート幅は、電流IL0〜
IL(m−1)の電流値がビット数が増えるごとに倍に
なるように設定されている。すなわち、トランジスタM
Imのゲート幅をWとすると、トランジスタMI0のゲ
ート幅はW、トランジスタMI1のゲート幅は2W、以
降同様にして、トランジスタMI(m−1)のゲート幅
は2(m-1)Wに設定されている。
に対応するトランジスタMI0を流れる電流IL0の電
流値はトランジスタMImに流れる電流値と同様、i1
になり、次のビットに対応するトランジスタMI1を流
れる電流IL1の電流値は、2・i1になり、以降同様
にして、下位ビットのうちの最上位ビットに対応するト
ランジスタMI(m−1)を流れる電流IL(m−1)
の電流値は、2(m-1)・i1になる。
1)の各ゲートには、下位mビットのデータDB0〜D
B(m−1)のうち対応する各データが入力され、トラ
ンジスタML0〜ML(m−1)のうち“1”のデータ
が入力されたトランジスタはオンし、“0”のデータが
入力されたトランジスタはオフし、“1”のデータに対
応する電流のみがトランジスタML0〜ML(m−1)
を介して加算部3に出力される。
“1”で、他のデータが“0”の場合、トランジスタM
L0がオンされ、他のトランジスタはオフされ、電流値
i1を有する電流IL0が出力される。また、下位ビッ
トのデータDB1、DB(m−1)が“1”で、他のデ
ータが“0”の場合、トランジスタML1、ML(m−
1)がオンされ、他のトランジスタはオフされ、電流値
2・i1を有する電流IL1及び電流値2(m-1)・i1
を有する電流IL(m−1)が加算されて電流値(2・
i1+2(m-1)・i1)を有する電流が出力される。従
って、下位mビットのデータDB0〜DB(m−1)の
うち“1”のデータに対応する各電流が加算され、下位
mビットデータDB0〜DB(m−1)に応じた電流値
を有する下位アナログ電流信号が加算部3に出力され
る。
る。演算増幅器OPは、反転入力端子から入力された下
位アナログ電流信号を電流/電圧変換すると同時に非反
転入力端子から入力される上位アナログ電圧信号を加算
して出力する。ここで、上位ビットデータ変換部1に供
給される上位基準電圧vrhと下位基準電圧vrlとの
間の電圧をvrとし、抵抗R2の抵抗値をr2とする
と、下位mビットデータの最下位ビットデータDB0に
対応する電流IL0により演算増幅器OPから出力され
る電圧が、(n+m)ビットのデジタルデータをアナロ
グ信号に変換したときの最小電圧幅になり、以下の
(1)式を満足するように、電流値i1及び抵抗値r2
が設定される。
ため、 i1×r1=vr/2…(2) となり、(1)、(2)式より、抵抗R1の抵抗値r1
は、r2・2(n+m-1)となるように設定される。この結
果、下位アナログ電圧信号は、上位アナログ電圧信号に
対応したものとなり、上位nビットのデータを上位アナ
ログ電圧信号に変換するとともに、下位mビットのデー
タを下位アナログ電流信号に変換し、電流/電圧変換す
ると同時に両者を加算することにより、(n+m)ビッ
トのデジタルデータをアナログ信号に変換して出力する
ことができる。
ル/アナログ変換器では、上位基準電圧vrhと下位基
準電圧vrlとの中点の電圧を検出し、検出した電圧に
応じた電流値i1を有する電流I2を基に、下位ビット
数に応じて電流値i1を所定倍した電流値i1〜2
(m-1)・i1を有する電流IL0〜IL(m−1)から
下位アナログ電流信号を作成することができる。従っ
て、上位基準電圧vrh及び下位基準電圧vrlの間の
電圧幅に応じて自動的に下位アナログ電流信号の電流値
を調整することができるので、ユーザーが上位基準電圧
vrh及び下位基準電圧vrlを任意に変更することが
でき、汎用性を向上することができる。
ル/アナログ変換器について図2を参照しながら詳細に
説明する。図2は、本発明の第2の実施の形態のデジタ
ル/アナログ変換器の構成を示す回路図である。
1に示すデジタル/アナログ変換器とで、異なる点は、
外部の高電位側の電源VHに接続された外部抵抗RHか
ら上位基準電圧vrhが供給され、外部の低電位側の電
源VLに接続された外部抵抗RLから下位基準電圧vr
lが供給され、抵抗R1を介して抵抗網RRの下位端に
入力される電流I1を抵抗網RRの上位端から吸い出す
ための電流除去回路5が付加された点であり、その他の
部分は、図1に示すデジタル/アナログ変換器と同様で
あるので、同一部分には同一符号を付し詳細な説明は省
略する。
チャネルMOSトランジスタM8を備える。トランジス
タM8のソースは、接地され、ドレインは、抵抗網RR
の上位端に接続され、ゲートは、トランジスタMImの
ゲートに接続され、ゲート幅は、トランジスタMImの
ゲート幅Wに等しくなるように設定されている。従っ
て、トランジスタM8は、トランジスタMImとともに
カレントミラー回路を構成し、トランジスタM8を流れ
る電流I3の電流値も、i1となる。
タM6から抵抗R1を介して抵抗網RRへ電流I1が流
れ込んでも、トランジスタM8により電流I1の電流値
i1の分だけ抵抗網RR上位端から吸い出すことができ
る。この結果、第2の実施の形態でも、抵抗網RRを流
れる電流は、第1の実施形態と同様になり、第1の実施
の形態と同様にデジタルデータをアナログ信号に変換す
ることができる。
をi0とすると、外部抵抗RH、RLを流れる電流の電
流値は、ともに(i0+i1)で表される。従って、電
源VHの電圧をvh、電源VLの電圧をvlとすると、
外部抵抗RHの抵抗値rhは、 rh=(vh−vrh)/(i0+i1)…(3) となり、外部抵抗RLの抵抗値rlは、 rl=(vrl−vl)/(i0+i1)…(4) となる。
と、電流値i0は、 i0=(vrh−vrl)/ra…(5) となり、また、第1の実施形態で説明したように、電流
値i1は、 i1=(vrh−vrl)/(r2・2(m+n))…(6) で表される。
a及び抵抗R2の抵抗値r2を提示しておけば、ユーザ
ーは、所望の上位及び下位基準電圧に対する外部抵抗R
H、RLの抵抗値rh、rlを求めることができ、所望
の上位及び下位基準電圧を用いることができる。
トデータ変換部1として、抵抗網及びCMOSスイッチ
を用いた電圧型デジタル/アナログ変換器を用いたが、
他の電圧型デジタル/アナログ変換器又は電流型デジタ
ル/アナログ変換器を用いてもよい。また、下位ビット
データ変換部2として、MOSトランジスタを用いた電
流型デジタル/アナログ変換器を用いたが、他の電流型
デジタル/アナログ変換器又は電圧型デジタル/アナロ
グ変換器を用いてもよい。
れば、上位アナログ信号の基準となる基準電圧に応じた
下位アナログ信号を自動的に出力できるので、ユーザー
が基準電圧を任意に設定することができ、デジタル/ア
ナログ変換器の汎用性を向上することができる。
ログ変換器の構成を示す回路図である。
ログ変換器の構成を示す回路図である。
す回路図である。
換部、3…加算部、4…制御部、5…電流除去部
Claims (3)
- 【請求項1】 外部から入力される基準電圧を用いて、
デジタルデータの上位ビットデータを前記上位ビットデ
ータに応じた上位アナログ信号に変換する上位変換手段
と、 前記デジタルデータの下位ビットデータを前記下位ビッ
トデータに応じた下位アナログ信号に変換する下位変換
手段と、 前記基準電圧に応じた前記下位アナログ信号を出力する
ように前記下位変換手段を制御する制御手段と、 前記上位アナログ信号及び前記下位アナログ信号を加算
して、前記デジタルデータに応じたアナログ信号を出力
する加算手段とを備えるデジタル/アナログ変換器。 - 【請求項2】 前記上位変換手段は、 前記基準電圧を用いて前記上位ビットデータに応じた電
圧を有する上位アナログ電圧信号を出力する電圧出力手
段を備え、 前記下位変換手段は、 前記下位ビットデータに応じた電流を有する下位アナロ
グ電流信号を出力する電流出力手段を備え、 前記制御手段は、 前記基準電圧の内の所定電圧を検出し、検出された電圧
に応じて前記下位アナログ電流信号を調整する調整手段
を備え、 前記加算手段は、 前記下位アナログ電流信号を電流/電圧変換して前記上
位アナログ電圧信号に加算する電流/電圧変換手段を備
える請求項1記載のデジタル/アナログ変換器。 - 【請求項3】 前記電圧出力手段は、 上位端が前記基準電圧の上位基準電圧を供給される上位
基準電圧端子に接続されるとともに、下位端が前記基準
電圧の下位基準電圧を供給される下位基準電圧端子に接
続され、前記基準電圧を前記デジタルデータの上位ビッ
ト数に応じた個数に分割して複数個の出力端から出力す
る抵抗網を備え、 前記調整手段は、 一端が高電位側の電源に接続されるMOSトランジスタ
と、 一端が前記MOSトランジスタに接続され、他端が前記
抵抗網の下位端に接続される抵抗と、 第1の入力端が前記MOSトランジスタと前記抵抗との
接続点に接続され、第2の入力端が前記抵抗網の所定の
出力端に接続され、出力端が前記MOSトランジスタの
ゲートに接続される差動回路と、 前記MOSトランジスタから前記抵抗を介して前記抵抗
網の下位端に流入する電流を前記抵抗網の上位端から吸
い出す電流吸い出し手段とを備える請求項2記載のデジ
タル/アナログ変換器。
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