(第一実施形態)
以下、本発明を具体化した第一実施形態を図1〜図5に従って説明する。
図2は、本発明を具体化したD/A変換回路の回路図である。
D/A変換回路21は、分圧回路22を備えている。分圧回路22は、高電位電源VDDを供給する第1の電源線L1と低電位電源VSSを供給する第2の電源線L2の間に接続されている。
分圧回路22は、複数のインピーダンス素子としての抵抗R1〜R4を含む。抵抗R1〜R4は、第1の電源線L1と第2の電源線L2の間に直列に接続されている。
第1の電源線L1に接続された第1のインピーダンス手段としての第1抵抗R1と、第2の電源線L2に接続された第2のインピーダンス手段としての第4抵抗R4は、同一インピーダンスを有する。言い換えれば、分圧回路22は、同一インピーダンスを有する一対の素子がそれぞれ高電位電源VDDのための第1の電源線L1と低電位電源VSSのための第2の電源線L2に接続されている。
第3のインピーダンス手段として作用する第2,第3抵抗R2,R3は、同一のインピーダンスを有する。従って、第2,第3抵抗R2,R3は、第1抵抗R1の低電位電源側端子と第4抵抗R4の高電位電源側端子との間の電位差を等分割する分圧抵抗として作用する。
即ち、第1〜第4抵抗R1〜R4間の接続点を高電位電源側から順番にノードN1,N2,N3とし、各ノードN1〜N3における分圧電圧を分圧電圧V1,V2,V3とする。すると、分圧電圧V1,V2の電位差は、分圧電圧V2,V3の電位差と等しい。
尚、本実施形態では、第1〜第4抵抗R1〜R4は、同一のインピーダンスを有するように設定されている。従って、各ノードN1〜N3における分圧電圧V1〜V3は、高電位電源VDDと低電位電源VSSの間の電位差を等分割した電圧となる。
第3抵抗R3は、複数(本実施形態では8個)の抵抗R3a〜R3hにて構成されている。各抵抗R3a〜R3hは、同一のインピーダンスを有する。従って、各抵抗R3a〜R3hは、第3抵抗R3の両端の電位差を等分割する分圧抵抗として作用する。
第3抵抗R3を構成する8個の抵抗R3a〜R3hの高電位電源VDD側端子には、それぞれ8個のスイッチSW1〜SW8の第1端子が接続されている。前記各スイッチSW1〜SW8は、デコーダ23から出力される制御信号に応答してオンオフする。デコーダ23には、デジタル信号Dinが入力される。デジタル信号Dinが入力される。デジタル信号Dinは複数ビット(本実施形態では5ビット)の信号であり、各ビットの信号D4〜D0により構成される。
デコーダ23は、デジタル信号Dinに基づいて、スイッチSW1〜SW8をオンオフ制御するための制御信号を生成する。詳しくは、デコーダ23は、デジタル信号Dinのうち、スイッチSW1〜SW8の数に対応する下位3ビットの信号D2〜D0をデコードして、スイッチSW1〜SW8のうちの1つをオンにするべく制御信号を生成するように構成されている。
前記各スイッチSW1〜SW8の第2端子は、共通に接続されている。その接続点は、第1制御回路24に接続されている。第1制御回路24は、比較回路としての差動増幅回路25を含む。
前記デコーダ23の出力する制御信号に応答してオンしたスイッチSW1〜SW8のうちの1つは、分圧回路22のノードN4a〜N4hのうちの1つを差動増幅回路25の反転入力端子に接続する。これにより、ノードN4a〜N4hのうちの1つのノードが選択される。その選択されたノードN4a〜N4hの電圧、即ち、ノードN2,N3間の電位差を抵抗R3a〜R3hにて8等分した分圧電圧のうちの1つが、選択電圧Vaとして第1制御回路24に出力される。
差動増幅回路25の反転入力端子は前記スイッチSW1〜SW8の共通接続点に接続され、選択電圧Vaが入力される。差動増幅回路25の非反転入力端子は、基準電圧発生回路26に接続され、その基準電圧発生回路26は、所定の基準電圧Vrefを生成し、第1差動増幅回路25に供給する。
尚、本実施形態では、基準電圧発生回路26は、図3に示すように、高電位電源VDDと低電位電源VSSの電源線L1,L2間に直列接続された抵抗Ra,Rbにて構成される。抵抗Ra,Rbは、同一インピーダンスを有する。従って、基準電圧発生回路26は、高電位電源VDDと低電位電源VSSを2分割した電圧(=(VDD+VSS)/2)の基準電圧Vrefを生成するように構成されている。
第1差動増幅回路25の出力端子は、NチャネルMOSトランジスタよりなる第1トランジスタTr1のゲートに接続されている。第1差動増幅回路25は、入力される基準電圧Vrefと選択電圧Vaの電位差に基づいて、第1トランジスタTr1のゲート電圧を制御し、該トランジスタTr1は、そのゲート電圧に対応する電流Iaを流す。
第1トランジスタTr1のソースは低電位電源VSSを供給する第2電源線L2に接続され、第1トランジスタTr1のドレインはPチャネルMOSトランジスタよりなる第2トランジスタTr2のドレインに接続されている。第2トランジスタTr2のソースは高電位電源VDDを供給する第1電源線L1に接続されている。
第2トランジスタTr2のゲートは、同トランジスタTr2のドレインに接続されている。更に、第2トランジスタTr2のゲートは、PチャネルMOSトランジスタよりなる第3,第4トランジスタTr3,Tr4のゲートに接続されている。
第3トランジスタTr3のソースは第1電源線L1に接続され、同トランジスタTr3のドレインは前記分圧回路22のノードN1に接続されている。第4トランジスタTr4のソースは第1電源線L1に接続され、同トランジスタTr4のドレインは前記分圧回路22のノードN3に接続されている。
第2トランジスタTr2は、第3トランジスタTr3と共にカレントミラー回路よりなる第1の電流源27を形成する。また、第2トランジスタTr2は、第4トランジスタTr4とカレントミラー回路よりなる第2の電流源28を形成する。
これら第1,第2の電流源27,28は、第2トランジスタTr2を共有している。従って、第1,第2の電流源27,28は、第2トランジスタTr2に流れる電流、即ち、第1制御回路24の差動増幅回路25が制御する前記第1トランジスタTr1に流れる電流Iaと同じ電流値の電流Ib,Icを流すように動作する。そして、第1の電流源27は、ノードN1に電流Ibを供給する。第2の電流源28は、ノードN3に第1の電流源27の電流Ibと同じ値の電流Icを供給する。
第2トランジスタTr2には、第1トランジスタTr1が流す電流Iaと同じ電流が流れる。その第1トランジスタTr1は、差動増幅回路25から印加されるゲート電圧に応じた値の電流Iaを流す。従って、差動増幅回路25を含む第1制御回路24は、前記分圧電圧Vaと基準電圧Vrefに基づいて第1,第2の電流源27,28がノードN1,N3にそれぞれ供給する電流Ib,Icの電流値を制御する。
分圧回路22は、スイッチSW9を含む。スイッチSW9は、複数のスイッチSW9a〜SW9cを含む。スイッチSW9a〜SW9cは、その分圧回路22のノードN1〜N3における分圧電圧V1〜V3のうちの1つを選択するために備えられる。
スイッチSW9a〜SW9cの第1端子はノードN1〜N3にそれぞれ接続されている。各スイッチSW9a〜SW9cの第2端子は、共通に接続されている。その接続点であるノードN6は、第2増幅回路29の非反転入力端子に接続されている。
スイッチSW9a〜SW9cは、前記デコーダ23から出力される制御信号に基づいて、オンオフする。デコーダ23は、デジタル信号Dinに基づいて、スイッチSW9a〜SW9cをオンオフ制御するための制御信号を生成する。詳しくは、デコーダ23は、デジタル信号Dinのうち、スイッチSW9a〜SW9cの数に対応する上位2ビットの信号D4,D3に基づいて、スイッチSW9a〜SW9cのうちの1つをオンにするべく制御信号を生成するように構成されている。
そして、オンしたスイッチSW9a〜SW9cのうちの1つを介して、分圧回路22のノードN1〜N3のうちの1つが選択される。従って、ノードN6の電圧は、選択されたノードN1〜N3の電圧V1〜V3となる。
第2増幅回路29の出力端子は、該増幅回路29の反転入力端子に接続されている。従って、第2増幅回路29は、バッファとして作用し、ノードN6の電位を持つアナログ信号Aoutを出力する。
第2増幅回路29の非反転入力端子は、コンデンサC1を介して低電位電源VSSの電源線L2に接続されている。コンデンサC1は、スイッチSW9a〜SW9cを切り替える際に発生するノイズを減衰させるノイズ減衰回路として作用する。
次に、上記のD/A変換回路21の動作原理を説明する。
図1は、図2のD/A変換回路21の一部回路図であって、分圧回路22を構成する抵抗R1〜R4と第1,第2の電流源27,28を示す。
第1,第2の電流源27,28が出力する電流Ib,Icが0アンペア(A)である時、各抵抗R1〜R4に流れる電流I1a,I2a,I3a,I4aは、
I1a=I2a=I3a=I4a=(VDD−VSS)/(R1+R2+R3+R4)
となる。このとき、各抵抗R1〜R4に流れる電流をIref (=I1a=I2a=I3a=I4a)とする。
すると、各抵抗R1〜R4間のノードN1〜N3における分圧電圧V1a〜V3aは、
V1a=I2a・R2+I3a ・R3+I4a ・R4
=Iref ・(R2+R3+R4)
V2a=I3a ・R3+I4a ・R4
=Iref ・(R3+R4)
V3a=I4a ・R4
=Iref ・R4
となる。
そして、ノードN1とノードN3の電位差、即ち分圧電圧V1a,V3aの差電圧ΔV1aは、
ΔV1a=V1a−V3a
=Iref ・(R2+R3+R4)−Iref ・(R4)
=Iref ・(R2+R3)
となる。
次に、第1,第2の電流源27,28が所定値の電流Ib,Icを出力する時、各抵抗R1〜R4に流れる電流I1b,I2b,I3b,I4bは、
I1b=Iref −Ib
I2b=I1b+Ib=Iref
I3b=I2b=Iref
I4b=I3b+Ic=Iref +Ic
となる。ここで、第1,第2の電流源27,28は同一値の電流Ib,Icを出力するため、抵抗R4に流れる電流I4bは、
I4b=Iref +Ib
となる。
すると、各ノードN1〜N3における分圧電圧V1b〜V3bは、
V1b=I2b・R2+I3b・R3+I4b・R4
=Iref ・R2+Iref ・R3+(Iref +Ib)・R4
=Iref ・(R2+R3+R4)+Ib・R4
V2b=I3b・R3+I4b・R4
=Iref ・R3+(Iref +Ib)・R4
=Iref ・(R3+R4)+Ib・R4
V3b=I4b・R4
=(Iref +Ib)・R4
=Iref ・R4+Ib・R4
となる。
そして、ノードN1とノードN3の電位差、即ち分圧電圧V1b,V3bの差電圧ΔV1bは、
ΔV1b=V1b−V3b
=(Iref ・(R2+R3+R4)+Ib・R4)
−(Iref ・(R4)+Ib・R4)
=Iref ・(R2+R3)
となる。
従って、上記の2つの場合の差電圧ΔV1a、ΔV1bは、
ΔV1a=ΔV1b
となる。即ち、ノードN1とノードN3の電位差ΔV1は、第1,第2の電流源27,28から供給される電流Ib,Icに関わらず一定となる。
また、電流Ibを供給した時の各ノードN1〜N3の電圧V1b〜V3bは、電流を供給しない時の各ノードN1〜N3の電圧V1a〜V3aに比べて、電圧(Ib・R4)だけ相違する。従って、第1,第2の電流源27,28の出力電流Ib,Icを適宜変更することにより、ノードN1,N3の間の分圧電圧V1,V3の電位差を一定に保ったままで、各ノードN1〜N3の分圧電圧V1〜V3を変更することができる。
次に、上記のように構成されたD/A変換回路21の作用を説明する。尚、以降の説明においても、説明をわかりやすくするために低電位電源VSSを0ボルト(V)として説明する。
先ず、入力されるデジタル信号Dinに基づいてスイッチSW1をオンさせた場合について説明する。
このとき、第1制御回路24の第1差動増幅回路25には、オンしたスイッチSW1を介して分圧回路22のノードN4aにおける分圧電圧が選択電圧Vaとして入力される。
この選択電圧Vaは、
Va=VDD・(R3+R4)/(R1+R2+R3+R4)
となる。第1,第4抵抗R1,R4は同一のインピーダンスを有し、第2,第3抵抗R2,R3は同一インピーダンスを有している。従って、上記の選択電圧Vaは、
Va=VDD/2
となる。この選択電圧Vaは、基準電圧Vref(=VDD/2)と一致している。従って、第1差動増幅回路25は、同じ値の選択電圧Vaと基準電圧Vrefに基づいて第1トランジスタTr1のゲート電圧を制御する。その第1トランジスタTr1は、ゲート電圧に応答してオフするため、電流Iaは0アンペアになる。これにより、第1,第2の電流源27,28は、電流Ib,Ic(=0A)を出力する。
その結果、各ノードN1〜N3の分圧電圧V1〜V3は、
V1=VDD・(R2+R3+R4)/(R1+R2+R3+R4)
V2=VDD・(R3+R4)/(R1+R2+R3+R4)
V3=VDD・(R4)/(R1+R2+R3+R4)
となる。
ここで、各抵抗R1〜R4の抵抗値を「8」とすると、各分圧電圧V1〜V3は、
V1=VDD・24/32
V2=VDD・16/32
V3=VDD・8/32
となる。
そして、D/A変換回路21は、入力されるデジタル信号Dinの上位2ビットの信号D4,D3に基づいてスイッチSW9a〜SW9cのうちの1つをオンに制御する。そのオンしたスイッチSW9a〜SW9cを介して、分圧電圧V1〜V3のうちの1つが第2増幅回路29に入力され、第2増幅回路29は、入力される分圧電圧V1〜V3に応じたアナログ信号Aoutを出力する。
次に、入力されるデジタル信号Dinに基づいてスイッチSW3をオンさせた場合について説明する。
このとき、第1制御回路24の第1差動増幅回路25には、オンしたスイッチSW3を介して分圧回路22のノードN4cにおける分圧電圧が選択電圧Vaとして入力される。
この選択電圧Vaは、上記と同様に各抵抗R1〜R4の抵抗を「8」とし、第3抵抗R3を構成する抵抗R3a〜R3hの抵抗をそれぞれ「1」とすると、
Va=VDD・14/32 --(1)
となる。
第1差動増幅回路25は、選択電圧Vaと基準電圧Vrefに基づいて第1トランジスタTr1のゲート電圧を制御する。その第1トランジスタTr1は、ゲート電圧に応答して電流Iaを流す。第1,第2の電流源27,28は、電流Iaと同じ値の電流Ib,Icを分圧回路22のノードN1,N3に供給する。
各ノードN1〜N3の電位は、供給される電流Ib,Icにより、ノードN1,N3の間の電位差を保ったまま上昇する。これにより、ノードN4cの分圧電圧、即ち選択電圧Vaは上昇する。そして、第1差動増幅回路25は、ノードN4cの分圧電圧(選択電圧Va)が基準電圧Vrefと一致するように第1トランジスタTr1のゲート電圧を制御する。
即ち、第1制御回路24は、ノードN4cにおける分圧電圧を、基準電圧Vrefと一致させるように、第1,第2の電流源27,28を制御して電流Ib,Icを分圧回路22に供給する。
このとき、ノードN4cの電位は、上記の(1)式における選択電圧Vaと基準電圧Vref(=VDD/2)の差電圧ΔV(=VDD・2/32)だけ上昇している。従って、各ノードN1〜N3の分圧電圧V1〜V3は、電流Ib=Ic=0の時から差電圧ΔVだけ上昇する。
その結果、各ノードN1〜N3の分圧電圧V1〜V3は、
V1=VDD・24/32+ΔV
=VDD・26/32
V2=VDD・16/32+ΔV
=VDD・18/32
V3=VDD・8/32+ΔV
=VDD・10/32
となる。
そして、D/A変換回路21は、入力されるデジタル信号Dinの上位2ビットの信号D4,D3に基づいてスイッチSW9a〜SW9cのうちの1つをオンに制御する。そのオンしたスイッチSW9a〜SW9cを介して、分圧電圧V1〜V3のうちの1つが第2増幅回路29に入力され、第2増幅回路29は、入力される分圧電圧V1〜V3に応じたアナログ信号Aoutを出力する。
同様にして、入力されるデジタル信号Dinに基づいてスイッチSW8をオンさせた場合について説明する。
このとき、第1制御回路24の第1差動増幅回路25には、オンしたスイッチSW3を介して分圧回路22のノードN4hにおける分圧電圧が選択電圧Vaとして入力される。
この選択電圧Vaは、上記と同様に各抵抗R1〜R4の抵抗を「8」とし、第3抵抗R3を構成する抵抗R3a〜R3hの抵抗をそれぞれ「1」とすると、
Va=VDD・9/32 --(2)
となる。
第1差動増幅回路25は、選択電圧Vaと基準電圧Vrefに基づいて第1トランジスタTr1のゲート電圧を制御する。その第1トランジスタTr1は、ゲート電圧に応答して電流Iaを流す。第1,第2の電流源27,28は、電流Iaと同じ値の電流Ib,Icを分圧回路22のノードN1,N3に供給する。
各ノードN1〜N3の電位は、供給される電流Ib,Icにより、ノードN1,N3の間の電位差を保ったまま上昇する。これにより、ノードN4cの分圧電圧、即ち選択電圧Vaは上昇する。そして、第1差動増幅回路25は、ノードN4hの分圧電圧(選択電圧Va)が基準電圧Vrefと一致するように第1トランジスタTr1のゲート電圧を制御する。
即ち、第1制御回路24は、ノードN4hにおける分圧電圧を、基準電圧Vrefと一致させるように、第1,第2の電流源27,28を制御して電流Ib,Icを分圧回路22に供給する。
このとき、ノードN4hの電位は、上記の(2)式における選択電圧Vaと基準電圧Vref(=VDD/2)の差電圧ΔV(=VDD・7/32)だけ上昇している。従って、各ノードN1〜N3の分圧電圧V1〜V3は、電流Ib=Ic=0の時から差電圧ΔVだけ上昇する。
その結果、各ノードN1〜N3の分圧電圧V1〜V3は、
V1=VDD・24/32+ΔV
=VDD・31/32
V2=VDD・16/32+ΔV
=VDD・23/32
V3=VDD・8/32+ΔV
=VDD・15/32
となる。
そして、D/A変換回路21は、入力されるデジタル信号Dinの上位2ビットの信号D4,D3に基づいてスイッチSW9a〜SW9cのうちの1つをオンに制御する。そのオンしたスイッチSW9a〜SW9cを介して、分圧電圧V1〜V3のうちの1つが第2増幅回路29に入力され、第2増幅回路29は、入力される分圧電圧V1〜V3に応じたアナログ信号Aoutを出力する。
図4には、スイッチSW1〜SW8,SW9a〜SW9cを適宜オンオフ制御した時のアナログ信号Aoutを示す。尚、図4においても、上記の説明と同様に低電位電源VSSを0ボルト(V)とした場合のアナログ信号Aoutを示してある。図4から明らかなように、D/A変換回路21は、スイッチSW1〜SW8,SW9a〜SW9cを適宜オンオフ制御することにより、高電位電源VDDと低電位電源VSSの間の電位差を等分割(32分割)した電圧(=(VDD−VSS)/32)を1ステップとするアナログ信号Aout)を出力する。
前記コンデンサC1の容量は、スイッチSW9a〜SW9cと第2増幅回路29の間の配線につく容量成分と、第2増幅回路29の入力端子につく容量成分と、分圧回路22を構成する抵抗R1〜R4についている容量成分を含む。
このコンデンサC1は、スイッチSW9a〜SW9cの切り替え時に発生するノイズを低減する。
図21に示す従来のD/A変換回路21と抵抗,スイッチの数及び接続が異なるため、本実施形態のD/A変換回路21と単純に比較することができない。しかし、本実施形態のD/A変換回路21は、第1,第2の電流源27,28を設けている。従って、ここでは、便宜上、従来のD/A変換回路を第1,第2の電流源27,28を用いない、即ち、分圧回路22、第2増幅回路29、コンデンサC1を含む構成として説明する。
今、スイッチSW9cがオンされているものとする。このとき、図5に示すように、コンデンサC1の第1端子が接続されたノードN6の電位V(N6)は、オンしたスイッチSW9cにより分圧電圧V3となっている。
図5に示す時刻t1において、D/A変換回路21は、入力されるデジタル信号Dinに基づいて、スイッチSW9cに代えてスイッチSW9aをオンする。すると、図2のノードN1の電位V(N1)は、それまでコンデンサC1に蓄えられていた電荷量による電圧(=V3)まで低下する。それに伴い、分圧回路22から第1制御回路24に出力される選択電圧Vaも一旦低下する。
その後、コンデンサC1には、第1抵抗R1を介して第1電源線L1から電荷が供給される。これにより、ノードN6の電位は、第1抵抗R1の抵抗値とコンデンサC1の容量、及び第1抵抗R1の両端の電圧差によって決定される時定数により、図5の一点鎖線で示すように上昇する。そして、時刻t2において、ノードN6の電位は、分圧回路22により設定されたノードN1の電位まで上昇し安定する。従って、従来のD/A変換回路では、時刻t1から時刻t2までの時間Δt1が動作速度となる。
これに対し、本実施形態のD/A変換回路21では、時刻t1においてスイッチSW9cからスイッチSW9aに切り替えると、図2のノードN1の電位V(N1)は従来の回路と同様にそれまでコンデンサC1に蓄えられていた電荷量による電圧(=V3)まで低下する。それに伴い、分圧回路22から第1制御回路24に出力される選択電圧Vaも一旦低下する。
その後、コンデンサC1には、第1抵抗R1に流れる電流に加えて、第1の電流源27によりノードN1に供給する電流Ibにより電荷が供給される。従って、コンデンサC1に供給される単位時間あたりの電荷量は、従来のそれよりも多くなる。これにより、ノードN6の電位は、図5に実線で示すように、所定の電位まで従来よりも早く上昇する。そして、従来の時刻t2よりも早い時刻t3において、ノードN6の電位はノードN1の電位まで上昇し安定する。そのため、スイッチSW9a,SW9cを切り替えてからノードN6の電位が所望の電位になるまでに要する時間Δt2(=t3−t1)が従来に比べて短くなる。即ち、D/A変換回路21の動作速度は、従来のそれに比べて速くなる。
このことは、スイッチSW9a〜SW9cの切り替え時に生じるグリッジのエネルギーを小さくする。グリッジのエネルギーは、例えばグリッジの波形の面積によりその大きさを規定する。従って、グリッジは、グリッジが発生している時間が同じであれば、ピーク電圧が高いほどエネルギーが高いといえる。また、グリッジは、ピーク電圧が同じであれば、グリッジが発生している時間が長いほどエネルギーが高いといえる。
そして、本実施形態のD/A変換回路21は、スイッチSW9a〜SW9cの切り替え時にノードN6における電位の変化量は、従来のそれと同じである。従って、グリッジのピーク電圧は従来と本実施形態において同じ値になる。
一方、本実施形態のD/A変換回路21は、ノードN6の電圧が安定するまでの時間Δt2(=t3−t1)は、従来の時間Δt1に比べて短い。従って、グリッジが発生している時間は、本実施形態のD/A変換回路21の方が従来に比べて短くなる。
従って、本実施形態のD/A変換回路21は、従来のそれに比べて動作時間が短い。そのため、グリッジのエネルギーは従来のD/A変換回路に比べて小さくなる。
以上記述したように、第一実施形態によれば、以下の効果を奏する。
(1)同一抵抗値を有する第1,第4抵抗R1,R4を第1,第2の電源線L1,L2に接続し、その間に第2,第3抵抗R2,R3を接続する。そして、第1,第2抵抗R1,R2間のノードN1と、第3,第4抵抗R3,R4間のノードN3に第1,第2の電流源27,28から同一値の第1,第2の電流Ib,Icを供給する。ノードN1,N3における電圧は、両ノードN1,N3間の電位差を保ったまま、第1,第2の電流Ib,Icの値に応じて変化する。そして、第3抵抗R3を構成する複数の抵抗R3a〜R3hの間の分圧電圧のうちの1つをデジタル信号Dinに基づいて選択して選択電圧Vaとし、その選択電圧Vaが基準電圧Vrefと一致するように第1,第2の電流Ib,Icを制御するようにした。
その結果、ノードN1〜N3における電圧は、デジタル信号Dinに基づいて変化した所望の電圧にて安定する。このノードN1〜N3の電圧のうちの1つをデジタル信号Dinに基づいて選択してアナログ信号Aoutを出力するようにした。
これにより、従来の抵抗R1a〜R3bに並列に接続したスイッチSW1a〜SW1cが不要になるため、スイッチSW1a〜SW3bのオン抵抗による影響が無くなり、精度の高いアナログ信号Aoutを出力することができる。
(2)分圧回路22のノードN1,N3に第1,第2の電流源27,28を接続し、それらのノードN1,N3に定電流Ib,Icを供給している。そのため、デジタル信号Dinの上位2ビットの信号D4,D3に基づいて、スイッチSW9a〜SW9cを切り替えた時にアナログ信号Aoutが所望の電圧に安定するまでの時間を従来に比べて短縮することができる。このことは、スイッチSW9a〜Sw9cの切り替え時に生じるグリッジのエネルギーを減少させることができる。
(第二実施形態)
以下、本発明を具体化した第二実施形態を図6〜図17に従って説明する。
尚、説明の便宜上、第一実施形態と同様の構成については同一の符号を付してその説明を一部省略する。
図6は、本実施形態におけるD/A変換回路31の回路図である。
本実施形態の第1制御回路32は、第一実施形態における第1制御回路24の構成に加えて、安定化電流回路35とNチャネルMOSトランジスタよりなる第5トランジスタTr5を含む。
安定化電流回路35の第1端子は高電位電源VDDを供給する第1電源線L1に接続されている。同電流回路35の第2端子は第5トランジスタTr5のドレインに接続されている。
第5トランジスタTr5のソースは低電位電源VSSを供給する第2電源線L2に接続されている。該トランジスタTr5のゲートは同トランジスタTr5のドレインに接続されている。更に、第5トランジスタTr5のゲートは、NチャネルMOSトランジスタよりなる第6,第7トランジスタTr6,Tr7のゲートに接続されている。
第6トランジスタTr6のソースは第2電源線L2に接続され、同トランジスタTr6のドレインは前記分圧回路22のノードN1に接続されている。第7トランジスタTr7のソースは第2電源線L2に接続され、同トランジスタTr7のドレインは前記分圧回路22のノードN3に接続されている。
第6トランジスタTr6は、第5トランジスタTr5と共にカレントミラー回路よりなる第3の電流源33を形成する。第7トランジスタTr7は、第5トランジスタTr5と共にカレントミラー回路よりなる第4の電流源34を形成する。
これら第3,第4の電流源33,34は、第5トランジスタTr5を共有している。従って、第3,第4の電流源33,34は、第5トランジスタTr5に流れる電流、即ち、定電流源35が流す電流Idと同じ値の電流Ie,Ifを流すように動作する。この第3,第4の電流源33,34が流す電流Ie,Ifの方向は、前記第1,第2の電流源27,28が流す電流Ib,Icと同一である。
次に、上記ように構成されたD/A変換回路31の作用を説明する。
尚、本実施形態のD/A変換回路31は、第一実施形態のD/A変換回路21と、第1制御回路32の構成、及び第3,第4の電流源33,34が追加されていることが相違するため、それら相違する部分についてのみ説明する。
上記第一実施形態において、スイッチSW1をオンに制御した場合に、第1制御回路24の差動増幅回路25に入力される基準電圧Vrefと選択電圧Vaが、Vref<Vaとなる場合がある。これは、アンプの設定誤差、抵抗R1〜R4の抵抗値誤差等に起因する。
このような場合、図2に示す第1制御回路24の第1差動増幅回路25は、基準電圧Vrefと選択電圧Vaに基づいて、第1トランジスタTr1をオフに制御する。第1トランジスタTr1は電流を流さない(Ia=0)ので、第1,第2の電流源27,28は、ノードN1,N2に電流を供給しない。その結果、第1制御回路24は、選択電圧Vaを基準電圧Vrefと一致させることができない。その選択電圧Vaと基準電圧Vrefの電位差は、D/A変換回路21の出力するアナログ信号Aoutの電圧と所望の電圧の差、即ち精度誤差となる。
一方、本実施形態のD/A変換回路31は、分圧回路22のノードN1,N3にそれぞれ第3,第4の電流源33,34を接続し、各ノードN1,N3から低電位電源VSSの第2電源線L2に同一電流値の電流Ie,Ifを常時流している。従って、第3,第4の電流源33,34は、第1,第2の電流源27,28と逆にノードN1〜N3の電位を下げるように作用する。即ち、第3,第4の電流源33,34は、選択電圧Vaを基準電圧Vrefより低くする。
そして、第1制御回路32は、低下する選択電圧Vaを基準電圧Vrefと一致させるように電流第1,第2の電流源27,28を制御する。これにより、ノードN6の電位が正確に基準電圧Vrefと一致するため、分圧回路22により生じるアナログ信号Aoutの電圧と所望の電圧の差である精度誤差を無くすることができる。
更に、本実施形態のD/A変換回路31は、デジタル信号Dinに応答してアナログ信号Aoutの電圧を低くする場合に発生するグリッジのエネルギーを小さくことができる。それを以下に説明する。
今、スイッチSW9aがオンされているものとする。このとき、図7に示すように、コンデンサC1の第1端子が接続されたノードN6の電位V(N6)は、オンしたスイッチSW9aにより分圧電圧V1となっている。
図7に示す時刻t1において、図6のD/A変換回路31は、入力されるデジタル信号Dinに基づいて、スイッチSW9aに代えてスイッチSW9cをオンする。すると、スイッチSW9cが接続されたノードN3の電位V(N3)は、それまでコンデンサC1に蓄えられていた電荷量による電圧(=V1)まで上昇する。それに伴い、分圧回路22から第1制御回路32に出力される選択電圧Vaも一旦上昇する。
その後、コンデンサC1に蓄えられた電荷は、第3抵抗R3を介して第2電源線L2に流れ出し、該コンデンサC1はディスチャージされる。これにより、ノードN6の電位は、第3抵抗R3の抵抗値とコンデンサC1の容量、及び第3抵抗R3の両端の電圧差によって決定される時定数により、図7の一点鎖線で示すように低下する。そして、時刻t2において、ノードN6の電位は、分圧回路22により設定されたノードN3の電位まで低下し安定する。従って、従来のD/A変換回路では、時刻t1から時刻t2までの時間Δt1が動作速度となる。
これに対し、本実施形態のD/A変換回路31では、時刻t1においてスイッチSW9aからスイッチSW9cに切り替えると、図6のノードN3の電位V(N3)は従来の回路と同様にそれまでコンデンサC1に蓄えられていた電荷量による電圧(=V1)まで上昇する。それに伴い、分圧回路22から第1制御回路32に出力される選択電圧Vaも一旦上昇する。
その後、コンデンサC1に蓄えられた電荷は、第3抵抗R3及び第3の電流源33を介して第2電源線L2に流れ出し、該コンデンサC1はディスチャージされる。従って、コンデンサC1から流れ出す単位時間あたりの電荷量は、従来のそれよりも多くなる。これにより、ノードN6の電位は、図7に実線で示すように、所定の電位まで従来よりも早く低下する。そして、従来の時刻t2よりも早い時刻t3において、ノードN6の電位はノードN3の電位まで低下し安定する。そのため、スイッチSW9a,SW9cを切り替えてからノードN6の電位が所望の電位になるまでに要する時間Δt2(=t3−t1)が従来に比べて短くなる。即ち、D/A変換回路31の動作速度は、従来のそれに比べて速くなる。
このことは、スイッチSW9a〜SW9cの切り替え時に生じるグリッジのエネルギーを小さくする。グリッジのエネルギーは、例えばグリッジの波形の面積によりその大きさを規定する。従って、グリッジは、グリッジが発生している時間が同じであれば、ピーク電圧が高いほどエネルギーが高いといえる。また、グリッジは、ピーク電圧が同じであれば、グリッジが発生している時間が長いほどエネルギーが高いといえる。
そして、本実施形態のD/A変換回路31は、スイッチSW9a〜SW9cの切り替え時にノードN6における電位の変化量は、従来のそれと同じである。従って、グリッジのピーク電圧は従来と本実施形態において同じ値になる。
一方、本実施形態のD/A変換回路31は、ノードN6の電圧が安定するまでの時間Δt2(=t3−t1)は、従来の時間Δt1に比べて短い。従って、グリッジが発生している時間は、本実施形態のD/A変換回路31の方が従来に比べて短くなる。
従って、本実施形態のD/A変換回路31は、従来のそれに比べて動作時間が短い。そのため、グリッジのエネルギーは従来のD/A変換回路に比べて小さくなる。
尚、上記第二実施形態において、図8に示すように、第1,第2の電流源27,28を第2電源線L2に接続し、第3,第4の電流源33,34を第1電源線L1に接続する構成としてもよい。即ち、第1,第2の電流源27,28をそれぞれNMOSトランジスタよりなる第3,第4トランジスタTr3,Tr4を含む構成とする。第3,第4の電流源33,34をそれぞれPチャネルMOSトランジスタよりなる第6,第7トランジスタTr6,Tr7を含む構成とする。
第1,第2の電流源27,28は、図6の差動増幅回路25にて制御された第1トランジスタTr1に流れる電流Iaと同じ値の電流Ib,IcをそれぞれノードN1,N3から第2電源線L2に流す。第3,第4の電流源33,34は、定電流回路35に流れる電流Idと同じ値の電流Ie,IfをそれぞれノードN1,N3に供給する。
図14は、第二実施形態の詳細な回路図の一例を示す。このD/A変換回路は、第1〜第4の電流源27,28,33,34を図8のように接続した場合を示す。尚、図14に示すD/A変換回路は、図6に示す第2抵抗R2を第3抵抗R3の両側、即ち、第1,第3抵抗R1,R3の間と第3,第4抵抗R3,R4の間にそれぞれ7個づつ設けて構成した例が示されている。尚、図14に示すD/A変換回路は、図では省略してあるが、図6のスイッチSW9は16個のスイッチにて構成される。従って、図14のD/A変換回路は、下位3ビットと上位4ビットよりなるデジタル信号Dinに対応する。尚、図14には、上記実施形態におけるスイッチSW9,コンデンサC1,デコーダ23,第2増幅回路29を省略してある。
ところで、第一,第二実施形態のD/A変換回路21,31において、入力されるデジタル信号Dinに対して出力するアナログ信号Aoutの電圧が安定するまでの時間、即ち、動作速度は、分圧回路22へ電流Ib,Icを供給する第1,第2の電流源27,28を制御する第1制御回路24、32の動作速度、詳しくは電流Iaを流す第1トランジスタTr1を制御する第1差動増幅回路25の動作速度に起因する。そのため、第1差動増幅回路25は、安定した動作速度が要求される。
第1差動増幅回路25の動作速度は、図3の定電流源25aによる内部のバイアス電流の電流値に依存する。そのバイアス電流の値は、電源電圧の変動が大きく影響する。従って、第1差動増幅回路25は、電源電圧が変動しても、安定したバイアス電流を供給する定電流源が要求される。そのような定電流回路の一例を図9に示す。
定電流回路41は、図3に示す第1差動増幅回路25に設けられた抵抗よりなる定電流回路25aに置き換えて用いられる。尚、この定電流回路41を図8の電流源35として用いてもよい。また、定電流回路41を構成するPチャネルMOSトランジスタをNチャネルMOSトランジスタに、NチャネルMOSトランジスタをPチャネルMOSトランジスタに置き換えると共に、高電位電源VDDと低電位電源VSSの供給を逆にした回路構成としてもよい。この構成による定電流回路は、図8の電流源35に置き換えられる。
図9の定電流回路41は、ゲートが接続された第1,第2NMOSトランジスタTN1,TN2を含む。第2NMOSトランジスタTN2は、第1NMOSトランジスタTN1のn倍の素子サイズを有する。第1NMOSトランジスタTN1のソースは低電位電源VSSを供給するための第2電源線L2に接続されている。第2NMOSトランジスタTN2のソースは第1抵抗R11を介して第2電源線L2に接続されている。
第1,第2NMOSトランジスタTN1,TN2のドレインは、カレントミラー回路を構成する一対の第1,第2PMOSトランジスタTP1,TP2のドレインにそれぞれ接続されている。第1PMOSトランジスタTP1のソースは第2PMOSトランジスタTP2のソースに接続され、その接続点は電流源42を介して高電位電源VDDを供給するための第1電源線L1に接続されている。前記第1,第2NMOSトランジスタTN1,TN2のドレインは、一対の第3,第4PMOSトランジスタTP3,TP4のゲートにそれぞれ接続されている。
第3PMOSトランジスタTP3のソースは第4PMOSトランジスタTP4のソースに接続され、その接続点は定電流源43を介して第1電源線L1に接続されている。前記第3,第4PMOSトランジスタTP3,TP4のドレインは、カレントミラー回路を構成する一対の第3,第4NMOSトランジスタTN3,TN4のドレインにそれぞれ接続されている。第3,第4NMOSトランジスタTN3,TN4のソースは、第2電源線L2に接続されている。これら一対のNMOSトランジスタTN3,TN4、一対のPMOSトランジスタTP3,TP4、定電流源43は、差動回路としての差動増幅回路44を形成する。
前記第3NMOSトランジスタTN3のドレインは第3,第4NMOSトランジスタTN3,TN4のゲートに接続されている。第4NMOSトランジスタTN4のドレインは第5NMOSトランジスタTN5のゲートに接続されている。
第5NMOSトランジスタTN5のソースは第2電源線L2に接続され、ドレインは第5PMOSトランジスタTP5のドレインに接続されている。第5PMOSトランジスタTP5のソースは第1電源線L1に接続されている。第5PMOSトランジスタTP5のゲートは同トランジスタTP5のドレインに接続されている。また、第5PMOSトランジスタTP5のゲートは、前記定電流回路(電流源)42に接続されている。
定電流回路42は、本実施形態では第6PMOSトランジスタTP6にて構成されている。第6PMOSトランジスタTP6のソースは第1電源線L1に接続され、同トランジスタTP6のドレインは前記カレントミラー回路を構成する一対の第1,第2PMOSトランジスタTP1,TP2のソースに接続されている。前記第5PMOSトランジスタTP5のゲートは第6PMOSトランジスタTP6のゲートに接続されている。この第5,第6PMOSトランジスタTP5,TP6は、カレントミラー回路を形成する。
第6PMOSトランジスタTP6のドレインは、第2,第3抵抗R12,R13を介して第2電源線L2に接続されている。第2,第3抵抗R12,R13の接続点であるノードN11は、前記第1,第2NMOSトランジスタTN1,TN2のゲートに接続されている。また、ノードN11は、第6NMOSトランジスタTN6のゲートに接続されている。第6NMOSトランジスタTN6のソースは第2電源線L2に接続されている。第6NMOSトランジスタTN6のドレインは、出力端子45に接続されている。
前記第2,第3抵抗R12,R13は、それぞれの抵抗値により前記第6PMOSトランジスタTP6のドレインにおける電位と第2電源線L2により供給を受ける低電位電源VSSとの間の電位差を分圧した分圧電圧を生成する分圧回路として動作する。この分圧回路は、ノードN11の電圧を第1,第2NMOSトランジスタTN1,TN2のゲート、及び第6NMOSトランジスタTN6のゲートに供給する。
次に、上記の定電流回路41の動作を図10〜図13を用いて説明する。
図10は、定電流回路41の第1原理説明図である。
上記したように、第2NMOSトランジスタTN2は、第1NMOSトランジスタTN1のn倍の素子サイズを有している。また、第2NMOSトランジスタTN2のソースは第1抵抗R11を介して第2の電源線L2、即ち第1NMOSトランジスタTN1のソースに接続されている。そして、第1,第2NMOSトランジスタTN1,TN2のゲートには可変電圧源からゲート電圧VGが供給される。
図11は、ゲート電圧VGに対して第1,第2NMOSトランジスタTN1,TN2に流れるドレイン電流を示す。第2NMOSトランジスタTN2は、第1NMOSトランジスタTN1に比べて第1抵抗R1,素子サイズに基づいて特性の傾きが異なる。図11から明らかなように、第1,第2NMOSトランジスタTN1,TN2は、ゲート電圧VG1に対して同一値のドレイン電流を流す。
しかしながら、第1,第2NMOSトランジスタTN1,TN2に流れるドレイン電流の値は、それぞれトランジスタTN1,TN2のドレインにおける電圧値、即ち、高電位電源VDDの影響を受ける。従って、第1,第2NMOSトランジスタTN1,TN2のドレイン電流を一定にするため、両トランジスタTN1,TN2のドレイン電圧は高電位電源VDDの変動の影響がないようにする必要がある。
図12は、上記の問題を解消した第2原理説明図である。
第1,第2NMOSトランジスタTN1,TN2のドレインは、それぞれカレントミラーを構成する一対の第1,第2PMOSトランジスタTP1,TP2のドレインに接続されている。この第1,第2PMOSトランジスタTP1,TP2は、ソースに接続された電流源42から電流Iaの供給を受ける。この電流源42は、前記第1NMOSトランジスタTN1のゲート−ソース間に接続されたインピーダンス素子としての第3抵抗R13に第2抵抗R12を介して電流を供給する。
第2,第3抵抗R12,R13の間のノードN11は、第1,第2NMOSトランジスタTN1,TN2のゲートに接続されている。従って、第1,第2NMOSトランジスタTN1,TN2のゲートに供給される電圧値は、第3抵抗R13の抵抗値と、その第3抵抗R13に流れる電流I13の値により決定される。同様に、第1,第2PMOSトランジスタTP1,TP2のソースが接続されたノードN12の電圧値は、電流I13の値と第2抵抗R12の抵抗値により決定される。
従って、第1,第2NMOSトランジスタTN1,TN2のゲート電圧、即ち、ノードN11における電圧を決定することは、ノードN12、即ち、第1,第2PMOSトランジスタTP1,TP2のソースにおける電圧を決定する。この、ノードN12の電圧は、高電位電源VDDの変動による影響を受けない。
即ち、上記第1原理説明図で述べたように、所定のゲート電圧VG1に対して、第1,第2NMOSトランジスタTN1,TN2は、同一値の電流を流す。このゲート電圧VG1は、電流源42の供給する電流Iaにより決定される。
第1,第2NMOSトランジスタTN1,TN2に流れる同一値の電流は、カレントミラー回路を構成する第1,第2PMOSトランジスタTP1,TP2に流れる電流値を同一にする。その第1,第2PMOSトランジスタTP1,TP2は、ソースが共通に接続されている。また、第1,第2PMOSトランジスタTP1,TP2は、同じ素子サイズに形成されるとともに、同一のゲート電圧が印加されている。従って、第1,第2PMOSトランジスタTP1,TP2のドレイン電圧は同一値となる。
従って、電流源42が図13の電流Ia1を流すことは、第1,第2NMOSトランジスタTN1,TN2に流れる電流、即ち両トランジスタTN1,TN2のドレイン電圧を同一値にする。換言すれば、第1,第2NMOSトランジスタTN1,TN2のドレイン電圧が同じとなるように電流源42が供給する電流Iaを制御する事で、両NMOSトランジスタTN1,TN2のゲート電圧に対する高電位電源VDDの変動による影響をなくすことができる。
即ち、図9に示すように、第1,第2NMOSトランジスタTN1,TN2のドレイン電圧を、それぞれ差動増幅回路44を構成する第3,第4PMOSトランジスタTP3,TP4のゲートに供給する。差動増幅回路44は、第1,第2NMOSトランジスタTN1,TN2のドレイン電圧を一致させるように第5NMOSトランジスタTN5のゲート電圧を制御する。第5NMOSトランジスタTN5は、そのゲート電圧に応答して電流を流し、第5,第6PMOSトランジスタTP5,TP6は、第5NMOSトランジスタTN5に流れる電流と同一値の電流Iaを流す。即ち、差動増幅回路44は、第1,第2NMOSトランジスタTN1,TN2のドレイン電圧を一致させるように電流源42に流れる電流Iaを制御する。
差動増幅回路44は、第1,第2NMOSトランジスタTN1,TN2のドレイン電流IN1,IN2がIN1>IN2の関係にあるとき、第6PMOSトランジスタTP6のドレイン電流Iaを増加させる。逆に、差動増幅回路44は、第1,第2NMOSトランジスタTN1,TN2のドレイン電流IN1,IN2がIN1<IN2の関係にあるとき、第6PMOSトランジスタTP6のドレイン電流Iaを減少させる。これにより、第6PMOSトランジスタTP6のドレイン電流Iaは、第1,第2NMOSトランジスタTN1,TN2のドレイン電流IN1,IN2がIN1=IN2のときに安定する。このとき第6PMOSトランジスタTP6のドレイン電流Iaは、高電位電源VDDの変動の影響を受けない。
そして、ドレイン電流Iaは、ノードN11の電圧を決定し、第6NMOSトランジスタTN6はノードN11の電圧に応じた電流を流す。これにより、第6NMOSトランジスタTN6に流れる電流は高電位電源VDDの変動による影響を受けない。そして、この第6NMOSトランジスタTN6に流れる電流は、定電流回路41の出力電流Ioutとして出力される。
上記のように構成された定電流回路41の出力電流Ioutは、図2,6の第1差動増幅回路25のバイアス電流の供給に用いられる。これにより、第1差動増幅回路25は、バイアス電流が安定して供給されるため、動作速度が安定する。
図15〜18は、図9の定電流回路41を含む第二実施形態の詳細な回路の第2例を示す。これにより、D/A変換回路の動作速度の安定化及びグリッジエネルギーの低減が図られている。
尚、図15〜18に示す回路は、図6に示す第3抵抗R3を8個用いて構成した例が示されている。従って、図15〜18に示すD/A変換回路は、下位3ビットと上位4ビットよりなるデジタル信号Dinに対応する。尚、図15〜図17には、上記実施形態におけるスイッチSW9,コンデンサC1,第2増幅回路29,デコーダ23を省略してある。
以上記述したように、本実施形態によれば、第一実施形態における(1),(2)の効果に加えて以下の効果を奏する。
(3)第1,第2の電流源27,28に対して、同一方向に常に電流を流す第3,第4の電流源33,34を接続した。第3,第4の電流源33,34は、選択電圧Vaを低下させるように作用する。これにより、各抵抗R1〜R4の設定誤差により選択電圧Vaが基準電圧Vrefより高くなっても、第3,第4の電流源33,34が選択電圧Vaを基準電圧Vrefより低くする。その結果、第1,第2の電流源27,28は、選択電圧Vaを基準電圧Vrefと一致させるように動作する事ができるため、精度誤差を無くすることができる。
(4)分圧回路22のノードN1,N3に第3,第4の電流源33,34を接続し、それらのノードN1,N3から定電流Ie,Ifを第2電源線L2に流すようにしている。そのため、デジタル信号Dinの上位2ビットの信号D4,D3に基づいて、スイッチSW9a〜SW9cを切り替えた時にアナログ信号Aoutが所望の電圧に低下して安定するまでの時間を従来に比べて短縮することができる。このことは、スイッチSW9a〜Sw9cの切り替え時に生じるグリッジのエネルギーを減少させることができる。
(第三実施形態)
以下、本発明を具体化した第三実施形態を図18〜図20に従って説明する。
図18は、本発明を具体化した電流発生回路の回路図である。電流発生回路51は、第1,第2分圧回路52,53、差動増幅回路54、第1,第2,第3の電流源55,56,57を備えている。
第1分圧回路52は、複数(本実施形態では8個)の抵抗R31〜R38にて構成される。抵抗R31〜R38は、高電位電源VDDの第1電源線L1と低電位電源VSSの第2電源線L2の間に直列接続されている。抵抗R34,R35間のノードN31は、差動増幅回路54に接続されている。
各抵抗R31〜R38は、全て同じ抵抗値を有する。従って、ノードN31の電位は、第1電源線L1の電位(高電位電源VDD)と第2電源線L2の電位(低電位電源VSS)の中間の電位(=(VDD−VSS)/2)となる。
第2分圧回路53は、複数(本実施形態では8個)の抵抗R41〜R48にて構成される。抵抗R41〜R48は、第1電源線L1と第2電源線L2の間に直列接続されている。
各抵抗R41〜R48は、全て同じ抵抗値を有する。従って、第1電源線L1とノードN34の間に接続された抵抗R41,R42を合成した抵抗値と、第2電源線L2とノードN35の間に接続された抵抗R47,R48を合成した抵抗値は同じ値になる。即ち、第1電源線L1とノードN32の間と第2電源線L2とノードN33の間には、同じ抵抗値の抵抗(合成抵抗)が接続されていることになる。
抵抗R43,R44間のノードN32は、差動増幅回路54に接続されている。差動増幅回路54は、一対の第1,第2PMOSトランジスタTP11,TP12を含む。第1PMOSトランジスタTP11のゲートは前記第1分圧回路52のノードN31に接続されている。第2PMOSトランジスタTP12のゲートは前記第2分圧回路53のノードN32に接続されている。
第1,第2PMOSトランジスタTP11,TP12のソースは共通に接続され、その接続点は電流源58を介して高電位電源VDDを供給するための第1電源線L1に接続されている。第1,第2PMOSトランジスタTP11,TP12のドレインは、それぞれ一対の第1,第2NMOSトランジスタTN11,TN12のドレインに接続されている。
第1,第2NMOSトランジスタTN11,TN12のソースは低電位電源VSSを供給するための第2電源線L2に接続されている。第1NMOSトランジスタTN11のゲートは、第2NMOSトランジスタTN12のゲート及びドレインに接続されている。従って、第1,第2NMOSトランジスタTN11,TN12は、カレントミラー回路を形成する。
第1PMOSトランジスタTP11のドレインと第1NMOSトランジスタTN11のドレインが接続されたノードN33は、第1〜第3の電流源55〜57に接続されている。
第1〜第3の電流源55〜57は、本実施形態ではそれぞれNMOSトランジスタTN13〜TN15を含む。前記ノードN33は、各NMOSトランジスタTN13〜TN15のゲートに接続されている。各NMOSトランジスタTN13〜TN15のソースは第2電源線L2に接続されている。従って、第1〜第3の電流源55〜57は、同一値の電流I3a,I3b,I3cを流す。
第1の電流源55の第3NMOSトランジスタTN13のドレインは前記第2分圧回路53の抵抗R42,R43間のノードN34に接続されている。第1の電流源55は、ノードN33の電圧に応じた電流I3aをノードN34から第2電源線L2に流す。
第2の電流源56の第4NMOSトランジスタTN14のドレインは前記第2分圧回路53の抵抗R46,R47間のノードN35に接続されている。第2の電流源56は、ノードN33の電圧に応じた電流I3bをノードN35から第2電源線L2に流す。
次に、上記のように構成された電流発生回路51の作用を説明する。
差動増幅回路54は、一対の第1,第2PMOSトランジスタTP11,TP12のゲートに印加されるノードN31の電圧とノードN32の電圧の差に応じて第1,第2の電流源55,56の第3,第4NMOSトランジスタTN13,TN14のゲート電圧を制御する。第3,第4NMOSトランジスタTN13,TN14は、ゲート電圧に応じた電流I3a,I3bを流す。従って、第1,第2の電流源55,56は、ノードN31,N32の電圧差に応じた電流I3a,I3bを流す。
第1電源線L1とノードN34間のインピーダンス(抵抗R41,R42の合成抵抗値)は、第2電源線L2とノードN35間のインピーダンス(抵抗R47,R48の合成抵抗値)と同じ値である。従って、前記第一実施形態で述べたように、第2分圧回路53のノードN34,N35における電圧は、両ノードN34,N35間の電位差を一定に保ったままで、第1,第2の電流源55,56に流れる電流I3a,I3bの電流値に応じて変更される。
そして、本実施形態では、第1,第2の電流源55,56は、ノードN34,N35から低電位電源VSSの電位である第2電源線L2に電流を流すように接続されている。従って、差動増幅回路54は、ノードN31における分圧電圧と、ノードN32における分圧電圧とを一致させるように、第3,第4NMOSトランジスタTN13,TN14のゲート電圧を制御する。そして、ノードN31とノードN32における分圧電圧が一致すると、第1,第2の電流源55,56からノードN34,N35に供給される第1,第2の電流I3a,I3bは安定し一定値となる。
ノードN31,N32の電圧VN31 ,VN32 は、各抵抗R31〜R38,R41〜R48の抵抗値を「1」とすると、
VN31 =(VDD−VSS)・4/8+VSS
VN32 =(VDD−VSS)・5/8+VSS
となる。従って、差動増幅回路54は、両電圧VN31 ,VN32 の差電圧ΔV(=(VDD−VSS)/8)だけ第2分圧回路53の各ノードN32,N34,N35の電圧を低くするように動作する。
このとき、第1,第2の電流源55,56に流れる電流I3a,I3bは、差電圧ΔVと、ノードN35と第2電源線L2の間のインピーダンスの積であるから、
I3a=I3b=((VDD−VSS)/8)/2
=(VDD−VSS)/16
となる。
そして、第3の電流源57は、第1,第2の電流源55,56における電流I3a,I3bと同じ値の電流I3cを流す。従って、電流I3cは、
I3c=I3a=I3b=(VDD−VSS)/16
となる。
この電流I3cは、電流発生回路51の出力電流Ioutとなる。この出力電流Ioutは、上記式から明らかなように、電源電圧の変化に対して直線的(リニア)に変化する特性(図20参照)となる。
図19には、一般的な電流発生回路の回路図を示す。
この電流発生回路61は、カレントミラー回路を構成する一対のNMOSトランジスタTN21,TN22と抵抗R61にて構成されている。この電流発生回路61は、出力端子62から電流Iout2を出力する。この電流Iout2は、抵抗R61の抵抗値をRn、NMOSトランジスタTN21のゲート−ソース間電圧をVgsとすると、
Iout2=((VDD−VSS)−Vgs)/Rn
となる。
NMOSトランジスタTN21のゲート−ソース間電圧Vgsは、該トランジスタTN21のドレイン電流とドレイン電圧によって変化する。そのため、出力電流Iout2は、図20に一点鎖線で示すように、電源電圧の変化に対してリニアに変化しない。このことは、出力電流Iout2の設定にNMOSトランジスタTN21の特性を考慮することを要求するため、所望の値の出力電流Iout2を得ることを困難にする。
これに対し、本実施形態の電流発生回路51は、図20に実線で示すように、電源電圧の変化に対して直線的に変化する出力電流Ioutを出力する。これにより、出力電流の値を任意に設定することが可能となる。
以上記述したように、本実施形態によれば、以下の効果を奏する。
(1)第1,第2の電流源55,56は、ノードN34,N35から低電位電源VSSの電位である第2電源線L2に電流を流すように接続されている。従って、差動増幅回路54は、ノードN31における分圧電圧と、ノードN32における分圧電圧とを一致させるように、第3,第4NMOSトランジスタTN13,TN14のゲート電圧を制御する。そして、ノードN31とノードN32における分圧電圧が一致すると、第1,第2の電流源55,56からノードN34,N35に供給される第1,第2の電流I3a,I3bは安定し一定値となる。
その結果、電流発生回路51は、電源電圧の変化に対して直線的に変化する出力電流Ioutを出力する。これにより、出力電流の値を任意に設定することが可能となる。
尚、本発明は前記各実施形態の他、以下の態様で実施してもよい。
・第一,第二実施形態において、高電位電源VDDと低電位電源VSSの間の電位差を等分に分割する抵抗の数、及びスイッチの数を適宜変更して実施してもよい。
・第一,第二実施形態において、入力するデジタル信号Dinのビット数を適宜変更して実施してもよい。
・第三実施形態では、第1,第2分圧回路52,53を構成する抵抗R31〜R38,R41〜R48を全て同じ抵抗値としたが、ノードN31を高電位電源VDDと低電位電源VSSの中間電位(=(VDD+VSS)/2)に設定することができれば良く、第1分圧回路52を複数の抵抗により構成してもよい。また、第1電源線L1とノードN31との間の抵抗の数を、ノードN31と第2電源線L2の間の抵抗の数と異なる構成としてもよい。
・第三実施形態では、第1〜第3の電流源55〜57をそれぞれNMOSトランジスタTN13〜TN15にて構成したが、複数のNMOSトランジスタにて構成してもよい。
・ノードN33に接続する電流源の数を、上記実施形態では3個としたが、4個以上任意の個数を接続する構成としてもよい。