KR20030023476A - 반도체 장치 - Google Patents

Abstract

기준 전압 발생 회로의 기준 전압을 퓨즈로 조절하는 경우, 다수의 퓨즈를 절단할 필요가 있으며, 시간이 필요하다. 또한, 미조절에는 퓨즈 회로 면적이 증가하는 경향에 있다.

제어 신호를 고정 배선에 의해 미리 결정해 두는 부분과, 퓨즈에 의해 설정 가능한 부분으로 나눈다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 이용하는 전압, 신호 등을 일정값으로 설정하는 회로에 관한 것이다.

일반적으로 반도체 장치에 이용되는 기준 전압을 발생하는 기준 전압 발생 회로에 있어서, 기준 전압은, 반도체 장치의 제조 조건이나 개개의 반도체 장치인 칩마다 편차를 발생시킨다.

이 때문에, 각 칩마다 일정한 기준 전압을 얻을 수 있도록, 기준 전압 발생 회로에 퓨즈 등을 이용하여 기준 전압의 제어가 가능한 제어 회로를 구비하고 있었다.

도 9는, 일본 특허 공개 평성 제 1-117427 호 공보에 기재된 기준 전압 발생 회로이다.

(93)은 퓨즈의 절단 유무에 의해 트리밍(trimming) 출력인 제어 신호 S0∼S3을 생성하는 제어 회로, (94)는 2개의 기준 전위 VA와 VB 사이의 분압된 복수의 전압 중에서 제어 신호 S0∼S3에 따라 어느 하나의 전압을 선택하여, 기준 전압으로서 노드 51에 출력하는 분압 회로, (92)는 자신의 회로의 출력 out에 접속된 부하를 입력 in에 입력된 기준 전압으로 되도록 구동하는 버퍼 회로이다.

또한, 분압 회로(94)의 구성은, 2^M-1개의 저항 Rj(j=1∼15)을 2개의 기준 전위 VA, VB 사이에 직렬 접속하고, 분압하여 노드 1∼16에 각 전압을 출력하는 분압 발생 회로(194)와, 분압 발생 회로(194)의 출력 전압 및 제어 신호 S0∼S3이 입력되며, 제어 신호에 따라 분압된 전압을 선택하여, 노드 51에 기준 전압을 출력하는 선택 회로(195)로 이루어진다.

선택 회로(195)는, N 채널의 MOSFET Q1∼Q16, Q101∼Q108, Q111∼Q114, Q121∼Q122와, 상보형 출력을 가지는 버퍼 G01∼G04로 구성되고, 제어 신호 S0∼S3에 대해, 해밍 거리 1의 코드로 기준 전압이 결정되도록 구성되어 있다.

제어 신호와 노드 51의 기준 전압과의 관계를 표 1에 나타낸다.

또 여기서는, 1은 하이 레벨의 신호, 0은 로우 레벨의 신호를 나타내며, 이하에 있어서 특히 제한이 없는 한 마찬가지로 한다.

제어 신호 S1은 (VA-VB)/15, 제어 신호 S2는 2×(VA-VB)/15, 제어 신호 S3은 4×(VA-VB)/15, 제어 신호 S0은 8×(VA-VB)/15 단위로 각각 전압을 조절할 수 있다.

또한, 제어 신호 S0∼S3의 세트인 코드가, 인접하는 코드 사이에서, 해밍 거리가 1로 되어 있다.

이 때문에, 예컨대 첫 번째의 반도체 장치의 측정에 의해, 큰 기준 전압의 범위를 확정하도록 퓨즈의 절단에 의해 상위 비트의 제어 신호 S3, S0을 정한 후, 두 번째의 반도체 장치의 측정에 의해, 일정한 범위에 있어서 하위 비트의 제어 신호 S2, S1에 의해서 기준 전압을 결정할 수 있다.

또한 구체적으로는, 첫 번째의 측정에 의해 제어 신호 S3을 0, 제어 신호 S2를 1로 결정한 경우, 두 번째의 측정으로 6/15(VA-VB) 내지 9/15(VA-VB) 사이의 전압을 제어 신호 S1, S0으로 설정할 수 있다.

종래 예로서 4 비트의 제어 신호를 나타내고 있으나, 최근에 있어서는, 미세한 전압을 조정하는 필요성이 높아지고 있다.

이 때문에, 다수의 트리밍 출력에 의한 다비트화의 경향에 있고, 퓨즈의 조정 부분이 증가하는 경향에 있다.

따라서, 다수의 퓨즈를 절단하는 경우, 다수의 시간이 필요하게 된다.

또한, 제어 신호선의 개수인 비트 수의 증가에 의해, 퓨즈 회로 면적이 증가하는 경향에 있다.

본 발명은, 상기한 바와 같은 과제를 해결하기 위해서 이루어진 것으로, 퓨즈의 절단 시간 및 퓨즈 회로 면적을 축소하는 것을 목적으로 한다.

도 1은 본 발명의 실시예 1의 기준 전압 발생 회로,

도 2는 본 발명의 실시예 1의 퓨즈 회로,

도 3은 본 발명의 실시예 1의 선택 회로,

도 4는 본 발명의 실시예 2의 기준 전압 발생 회로,

도 5는 본 발명의 실시예 2의 선택 회로,

도 6은 본 발명의 실시예 3의 기준 전압 발생 회로,

도 7은 본 발명의 실시예 4의 고 전압 검출 회로,

도 8은 본 발명의 실시예 5의 전압 제어 발진 회로,

도 9는 종래의 기준 전압 발생 회로.

도면의 주요 부분에 대한 부호의 설명

193, 293, 393, 112 : 제어 회로

94 : 분압 회로

195, 196, 198 : 선택 회로

194, 197 : 분압 발생 회로

294, 295 : 퓨즈 회로

S0, S1, S2, S3 : 제어 신호

제 1 발명에 의하면, 미리 정해진 전압을 출력하는 배선에 접속되어, 미리 정해진 전압에 따른 제 1 제어 신호와 퓨즈의 절단 유무에 의해 신호의 설정이 가능한 제 2 제어 신호를 출력하는 제어 회로와, 미리 정해진 제 1 및 제 2 전위 사이에 접속되어, 전위 사이의 전압을 출력하는 분압 발생 회로와, 분압 발생 회로의 출력을 제어 신호에 따라 선택하여 기준 전압으로서 출력하는 선택 회로를 구비하는 것이다.

제 2 발명에 의하면, 선택 회로는, 제어 신호의 코드가 해밍 거리 1로 되도록 구성된 것이다.

제 3 발명에 의하면, 선택 회로는, 제어 신호의 코드가 바이너리(binary) 코드로 되도록 구성된 것이다.

제 4 발명에 의하면, 제어 회로의 제어 신호는, 미소 전압을 조절할 수 있는 하위 비트군과 하위 비트군보다 큰 전압을 조절할 수 있는 상위 비트군으로 이루어지고, 하위 비트군이 제 2 제어 신호인 것이다.

제 5 발명에 의하면, 제어 회로의 제어 신호는, 미소 전압을 조절할 수 있는 하위 비트군과 하위 비트군보다 큰 전압을 조절할 수 있는 상위 비트군으로 이루어지고, 하위 비트군의 어느 하나의 비트가 제 1 제어 신호이며, 상위 비트군의 어느 하나의 비트가 제 2 제어 신호인 것이다.

제 6 발명에 의하면, 퓨즈의 절단 유무에 의해 상보의 제 1 및 제 2 출력 신호가 변화되는 퓨즈 회로를 더 구비하는 것이다.

제 7 발명에 의하면, 분압 발생 회로는, 제 1 및 제 2 전압 사이에, 서로 다른 값으로 일정한 비율을 갖는 저항치의 저항을 포함하며, 저항을 직렬로 접속하여, 각 저항의 접속부를 출력으로 하는 것이다.

제 8 발명에 의하면, 분압 발생 회로와 제 1 또는 제 2 전위 사이에 저항 수단을 갖는 것이다.

제 9 발명에 의하면, 기준 전압을 발진 회로에 입력하여, 발진 주파수를 조정하는 전압 제어 발진 회로를 더 구비하는 것이다.

(발명의 실시예)

(실시예 1)

도 1은 실시예 1의 기준 전압 발생 회로이다.

또, 설명을 용이하게 하기 위해서, 이하, 제어 신호가 4 비트로 구성되는 예를 나타낸다.

(193)는 제어 신호 S0∼S3의 설정이 가능하고, 제어 신호를 출력하는 제어 회로, (94)는 2개의 기준 전위 VA와 VB 사이의 분압된 복수의 전압으로부터 제어 신호 S0∼S3에 의해 어느 하나의 전압을 선택하여, 기준 전압 Vout으로서 출력하는 분압 회로이다.

다음에, 제어 회로(193)의 구성에 대하여 보면, 제어 신호 S3, S2와 같이 GND나 Vcc 전원선에 접속되는 부분과 제어 신호 S1, S0과 같이 퓨즈 회로(294, 295)에 접속되는 부분으로 이루어진다.

즉, 제어 신호 S3, S2는 전원선에 의해 고정된 신호로 되지만, 제어 신호 S1, S2는 퓨즈의 절단 유무에 의해 신호가 설정 가능하다.

다음에, 도 2에 도 1의 퓨즈 회로(294)의 구체적 회로를 나타낸다. 또, 퓨즈 회로(295)도 마찬가지이다.

도 2에 있어서, PM1, PM2는 P형 MOS 트랜지스터이고, NM1는 N형 MOS 트랜지스터이며, 노드 N51과 노드 N52 사이에는 퓨즈가 있고, NOR1, NOR2는 N0R 게이트이며, INV1은 인버터이다.

또한, 퓨즈는 통상 폴리실리콘을 포함하는 막이나 알루미늄 등의 금속막에 의해 형성된 배선이며, 레이저 커터 등으로 절단하는 것이 가능하고, 절단에 의해 노드 N51과 N52을 전기적으로 비도통으로 할 수 있다.

신호 E는 퓨즈 회로(294)의 활성화를 제어하는 활성화 신호이며, 출력 신호 F1 및 F2는 활성화 신호 E 및 퓨즈의 절단 유무에 의해 변화되는 퓨즈 회로(294)의 출력 신호이며, 퓨즈 회로(294)가 활성화되어 있을 때, F1과 F2는 상보의 신호를 발생한다.

표 2에는 퓨즈 회로(294)의 활성화 신호 E와 출력 신호 F1, F2의 관계를 나타낸다.

활성화 신호 E가 0일 때, 출력 신호 F1, F2는 모두 0이다.

활성화 신호 E가 1이고, 퓨즈가 절단되어 있을 때, 출력 신호 F1이 O, 출력 신호 F2가 1로 된다.

또한, 활성화 신호 E가 1이고, 퓨즈가 절단되어 있을 때, 출력 신호 F1이 1, 출력 신호 F2가 0으로 된다.

이와 같이, 퓨즈 회로(294)는 퓨즈의 절단 유무에 의해, 출력 신호를 변경할 수 있다.

도 1에 있어서는, 퓨즈 회로(294, 295) 모두의 활성화 신호 E는 1이고, 각각출력 신호 F1을 제어 신호 S0, S1로서 이용하고 있다.

다음에, 분압 회로(94)의 구성에 대하여 살펴보면, 2개의 기준 전위 VA, VB를 입력으로 하여, 2^M-1개의 저항 Rj(j=1∼15)가 2개의 기준 전위 사이에 직렬로 접속되어, 각 노드 Nj(N=1∼15)에 분압된 전압을 출력하는 분압 발생 회로(194)와, 분압 발생 회로(194)의 출력 전압 및 제어 신호 S0∼83이 입력되며, 제어 신호에 따라 분압된 전압을 선택하여, 노드 51에 기준 전압으로서 출력하는 선택 회로(195)로 이루어진다.

또한, 여기서의 선택 회로(195)는, 제어 신호 S0∼S3에 대해, 해밍 거리 1의 코드로 되는 구성으로 하고 있고, 도 3에 구체적 회로도를 나타낸다.

N 채널의 M0S 트랜지스터 Q1∼Q16, Q101∼Q108, Q111∼Q114, Q121∼Q122와, 상보형 출력을 갖는 버퍼 GO1∼G04로 구성되어 있고, 노드 71∼74에 입력되는 제어 신호 S0∼S3에 따라서, N 채널 MOSFET의 0N 또는 0FF가 결정되어, 노드 51에 노드 N0∼N15의 어느 하나의 전압이 전해진다.

표 3에, 제어 신호 S0∼S3와 기준 전압으로 되는 노드 51의 전압과의 관계를 나타낸다.

제어 신호 S0은 (VA-VB)/15, 제어 신호 S1은 2×(VA-VB)/15, 제어 신호 S3은 4×(VA-VB)/15, 제어 신호 S3은 8×(VA-VB)/15 단위로 각각 전압을 조절할 수 있으며, 제어 신호 S0 내지 S3은, 전압이 조절할 수 있는 단위가 작은 순서대로 하위 비트로부터 상위 비트의 제어 신호로 하고 있다.

제어 신호 S0∼S3의 조합인 코드가 인접하는 노드 사이의 각각에 있어서, 해밍 거리가 1로 되어 있다.

예컨대, 노드 N3의 전압 3/15(VA-VB)이 기준 전압으로서 선택되는 데에는, 제어 신호는, S3=S2=S0=0, S1=1이다.

이것에 대해, 노드 N3의 전압으로부터 한 단계 낮은 전압인 노드 N2의 전압2/15(VA-VB)을 선택하는 데에는, 노드 N3인 때의 코드로부터 S0을 0으로부터 1로 변경하면 된다.

또한, 노드 N3의 전압으로부터 한 단계 높은 전압인 노드 N4의 전압 4/15(VA-VB)을 선택하는 데에는, 노드 N3인 때의 코드로부터 S2를 0으로부터 1로 변경하면 된다.

이와 같이 노드 전압이 인접하는 사이에서는, 제어 신호의 어느 하나를 변경하면 된다.

도 1의 경우, 제어 신호 S3, S2가 각각 전원선 GND, Vcc에 접속되어 있기 때문에, 데이터가 0, 1로 된다.

또한, 제어 신호 S1, S0은 각각 퓨즈 회로(295, 294)에 접속되어 있기 때문에, 표 3으로부터, 노드 N4∼N7의 전압 범위에서 기준 전압의 선택이 가능하다.

이상과 같이, 본 실시예에서는, 제어 회로의 제어 신호가 퓨즈 회로에 의해 결정되는 부분과, 미리 전원선 등의 일정한 전압을 발생하는 고정 배선에 접속된 부분으로 이루어지기 때문에, 퓨즈 회로의 사용을 저감할 수 있어, 퓨즈의 절단 시간이 단축된다.

또한, 퓨즈 회로로부터 일부를 미리 정해지는 고정 배선으로 변경함으로써, 제어 회로 전체의 면적을 저감할 수 있다.

또, 퓨즈 회로를 저감함으로써 기준 전압의 선택 폭이 좁게 된다. 그러나,실제의 제조에 있어서의 편차에 대해 분석하여 보면, 광범위하게 조절할 수 있는 것보다도, 일정한 범위에서의 미조절이 가능한 쪽이 중요한 것임을 알 수 있다.

이 때문에 본 실시예에서는, 선택 회로의 구성을 해밍 거리 1로 하여, 일정한 미조절이 요구되는 범위인 하위 비트군의 제어 신호 S1, S0을 연속적으로 퓨즈에 의해 변경이 가능한 것으로 하여, 상위 비트군의 S3, 82을 고정 배선으로 하였다.

또, 개발 당초의 편차가 큰 단계에서는, 종래 예와 같은 전체 범위에 걸쳐 미조정할 수 있는 퓨즈 회로만을 이용하는 방법이 좋을 수도 있으나, 비교적 반도체의 제조 기술이 안정한 시기에서는, 기준 전압의 편차가 억제되기 때문에, 본 실시예와 같이 퓨즈 회로와 미리 반도체의 제조 공정에서 결정되는 고정 배선을 이용하여, 일정 범위에 있어서 미조정이 가능한 방법이 적합하다.

또한, 개발 당초는 다수의 퓨즈 회로를 이용하고 있고, 제조 기술이 안정하였을 때에는, 퓨즈 회로의 비율을 감소시키는 것이어도 된다.

또한, 퓨즈 회로는 각 제어 신호마다 마련되어 있고, 제조 기술의 안정성에 따라서, 퓨즈 회로를 이용하거나, 고정 배선을 이용하거나 하더라도 무방하다.

이 경우, 퓨즈 회로의 면적은 줄지 않으나, 제조 기술의 안정성에 따라 제어 신호의 자유도를 변경할 수 있어, 제조가 안정된 단계에서 퓨즈 절단의 시간을 저감한다.

또한, 도 1에 있어서는 퓨즈 회로의 출력 신호 F1을 이용하고 있으나, 출력 신호 F2를 이용하더라도 무방하다.

이것은, 제조에 있어서 가장 분포가 많은 노드 전압을 알 수 있는 경우, 그 때의 제어 신호가 퓨즈의 절단 없이 실현할 수 있도록, 출력 신호 F1 또는 F2를 선택하여, 배선해 두는 것이 바람직하다.

이 경우, 다수의 칩에 있어서 퓨즈의 절단이 불필요하게 되어, 상기와 비교하여, 퓨즈의 절단 시간을 더 단축할 수 있다.

이와 같이 퓨즈 회로의 출력 신호로서 한 쌍의 상보 신호를 취출할 수 있는 회로는 퓨즈 절단 시간 단축의 면에서 유효하다.

또, 종래 예에서는, 기준 전압이 출력되는 노드 51이 버퍼 회로(92)에 접속되어 있는 예를 나타내었으나, 본 실시예의 도 1에서는, 기준 전압이 출력되는 노드 51이 일정한 회로에는 접속되어 있지 않다.

그러나, 기준 전압을 이용하는 회로이면, 어느 것에 접속되더라도 무방하다.

(실시예 2)

도 4는 실시예 2의 기준 전압 발생 회로이다.

도 1과의 차이는, 선택 회로가 (195)로부터 (196)로 변경된 것이다.

도 2의 선택 회로(195)와 도 5에 나타내는 선택 회로(196)와의 차이는, N채널의 MOSFET Q1∼Q16, Q101∼Q108, Q111∼Q114, Q121∼Q122, 상보형 출력을 갖는 버퍼 G01∼GO4의 접속 관계가 상이한 점이다.

도 1에 나타내는 선택 회로(195)는, 표 3으로부터 알 수 있는 바와 같이, 해밍 거리가 1로 되도록 구성되어 있었다.

이에 대하여 선택 회로(196)는, 표 4에 도시하는 바와 같이, 기준 전압이 순차적으로 상승하는 것에 따라서, S0∼S3으로 나타내어지는 2진수가 순차적으로 상승해 가는 바이너리 코드로 되어 있다.

종래 예에 있어서는, 2회의 측정에 의해 제어 신호를 정하고 있기 때문에, 해밍 거리가 1로 되는 구성이 적합했다.

그러나, 1회의 측정으로 제어 신호를 결정하는 경우에는, 바이너리 코드이더라도 문제는 없어진다.

예컨대, 도 4에 있어서, 제어 신호 S3, S2는 각각 0, 1이며, 표 4에 있어서 노드 N4∼N7의 연속한 일정 범위의 전압이 선택 가능하다. 이것을 측정 등에 의해, 제어 신호 S0, S1에 의해 기준 전압을 결정할 수 있다.

이와 같이, 바이너리 코드를 구성하는 선택 회로(196)를 이용한 경우에도, 일정한 전압 범위이면 적절한 기준 전압을 설정할 수 있다.

특히, 칩 사이 편차가 일정한 작은 전압 범위인 경우, 미소한 전압을 조절 할 수 있는 하위 비트군에 퓨즈 회로를 대응시키고, 하위 비트군보다 큰 전압을 조절하는 상위 비트군에 고정 배선을 대응시킨 경우에 유효하다.

또한, 바이너리 코드는, 순서적으로 코드가 변화되기 때문에, 퓨즈의 절단 판단을 용이하게 할 수 있는 점도 우수하다.

(실시예 3)

도 6은 실시예 3의 기준 전압 발생 회로이다.

도 6에서는, 실시예 1을 나타내는 도 1의 제어 회로(193)가 (393)으로 되어 있는 점이 상이하다.

도 6에서는, 미리 반도체의 제조 공정에서 이용되는 배선 공정 마스크에 의해 배선이 결정되는 부분으로서, 제어 신호 S1이 GND 배선(데이터로서는 0), 제어 신호 S2가 Vcc 배선(데이터로서는 1)에 접속되어 있다.

또한, 퓨즈의 절단 유무에 의해 조절 가능한 퓨즈 회로에 의해 결정되는 부분으로서, 제어 신호 SO, S3가 각각 퓨즈 회로(294, 295)에 접속되어 있다.

이 경우, 표 3으로부터 퓨즈를 절단하기 전에 있어서는, 노드 N6∼N9의 전압 범위에서 기준 전압의 선택이 가능하다.

본 실시예에서는, 예컨대 이하의 경우에 유효하다.

각 칩의 평균으로부터 표 3의 노드 N7의 전압을 중심으로 편차가 있는 경우, 실시예 1의 도 1에서는, 표 3에 도시하는 바와 같이, 노드 N7보다 한 단계 높은 전압 노드 N8의 전압을 퓨즈 회로(294, 295)에 접속된 제어 신호 S0, S1의 조절로 실행하는 것은 불가능하다.

이에 대하여, 본 실시예에서는, 표 3으로부터 알 수 있는 바와 같이, 노드 N7의 전압 전후로 변화가 없는, 제어 신호 S2, S1을 미리 배선에 의해 결정해 두고, 퓨즈 회로(294, 295)에 의해 제어 신호 S3, S0을 결정할 수 있도록 구성했기 때문에, 노드 N7의 전압을 중심으로 편차가 있는 경우에도 대응할 수 있다.

특히 본 실시예는, 퓨즈 회로를 이용하는 제어 신호 수를 한정한 경우에, 선택 회로를 변경하지 않고, 제어 회로(393)내의 배선 접속 변경에 의해 중심값 전후의 전압이 설정 가능해지는 점에서 우수하다.

이와 같이, 반드시 제어 신호의 하위 비트군에만 퓨즈 회로를 이용하는 것은 아니고, 목표의 기준 전압에 따라서는, 그 전후의 전압을 선택할 수 있도록, 상위 및 하위의 비트를 적절히 조합하여 퓨즈 회로를 이용하는 것이 유효하디.

(실시예 4)

도 7은 실시예 4로서, 전원 전압 이상의 고 전압에 대한 고 전압 검출 회로이다.

(100)은, 고 전압 발생 회로(도시하지 않음)로부터의 고 전압 VP이 출력되는 VP 배선이며, VP 배선(100)과 전원선 GND 사이에 분압 발생 회로(197)와 저항치가 R6인 저항(102)이 직렬 접속되어, 분압 발생 회로(197)와 저항(102)의 접속 노드인 노드 N1O1로부터 검지 전압을 출력하고 있다.

분압 발생 회로(197)는, 저항(101a∼1O1c)이 직렬로 접속되어 있고, 각 저항치는 R5a, R5b, R5c이다. 여기서 저항치는, R5b=2·R5a, R5c=3·R5a의 관계에 있다.

노드 N101은, 비교기(103)의 한쪽 입력에 접속되고, 비교기(103)의 다른쪽의 입력에는 미리 정해진 전압 Vr5가 입력된다.

비교기(103)의 출력은 인버터(108)를 거쳐서, 출력 신호 /DE로서 출력되어, 고 전압 발생 회로를 제어하는 신호로서 작용한다.

또한, 선택 회로(198)는, 분압 발생 회로(197)에 접속되고, 제어 회로(112)의 제어 신호 S0∼S2에 의해 제어되어, 분압 발생 회로(197)의 저항에 전류를 흘리는지 여부를 제어하여, 노드 N1O1을 출력으로 한다.

환언하면, 분압 발생 회로(197)의 각 저항단이 분압 발생 회로(197)의 출력 이며, 어느 하나의 출력을 선택 회로(198)가 제어 신호에 따라 노드 N101에 취출하고 있다.

(111a∼111c)는 P 채널 M0S 트랜지스터이며, 각 게이트는 제어 회로(112)로부터 제어 신호 S0∼S2에 의해 제어된다.

예컨대, 제어 신호 S0이 0인 경우, P 채널 트랜지스터(111a)에 전류를 흘려, 저항(1O1a)에는 거의 전류가 흐르지 않는다.

이 때문에, 저항(1O1a)의 양단의 전위는 거의 동일하게 된다.

반대로 제어 신호 SO이 1인 경우에는, P 채널 트랜지스터(111a)에 전류는 흐르지 않고, 저항(101a)에만 전류가 흐른다.

이 때문에, 저항(101a)의 양단에 저항치 R5a와 전류의 곱에 상당하는 전위차를 발생시킨다.

표 5에는 제어 신호에 의해 조절 가능한 노드 N100과 노드 N101 사이의 저항치를 나타내었다. 저항치 R5a를 단위로서 나타내고 있고, 제어 신호 S0∼S2의 조합에 의해, 0∼7xR5a까지 변화된다.

다음에 제어 회로(112)에 관해서는, 예컨대 도 1에 나타낸 제어 회로(193)중, 제어 신호 S3 관계의 부분을 제외한 것이다.

이 도 1에서 S3을 제외한 것으로 한 경우, S2=Vcc, S0, S1은 퓨즈 회로(294, 295)에 의해 결정되기 때문에, 표 5에 있어서, S2=1인 저항치 0∼3xR5a의 어느 하나가 선택 가능해진다.

그리고, 이 저항치에 따른 전류가 분압 발생 회로(197)에 흘러, 노드 N101에 전압으로서 출력된다.

이상과 같이 구성되는 분압 발생 회로와 선택 회로는, 각 제어 신호에 의해제어되는 스위치로 되는 P 채널 M0S 트랜지스터 사이에 접속된 각 저항의 저항치를 동일한 것으로 하지 않고, 가중치 부여를 행한 것, 여기서는 정수배로 구성함으로써, 제어 신호 수인 비트 수를 저감하고 있다.

구체적으로는, 저항치가 R5a, 2R5a 2개의 저항이 직렬로 접속되어 있는 경우에서는, 2개의 제어 신호로 R5a, 2×R5a, 3×R5a를 설정할 수 있으나, 저항치가 R5a의 저항 3개가 직렬로 접속된 경우에서는, 제어 신호가 3개가 아니면 마찬가지의 저항치를 설정할 수 없다.

이와 같이 각 저항치에 비율을 갖게 함으로써, 상기 예에서는, 제어 신호의 비트를 1개 저감할 수 있다.

또, 저항치의 비율은 정수배에 한정되는 것이 아니고, 일정한 비율이면 되며, 1 이하의 값에서는 미조절이 우수하다.

또한, 제어 신호의 일부를 고정 배선으로 함으로써, 보다 퓨즈 회로 수를 삭감하여, 소면적화의 효과가 커진다.

또한, 이 경우에는, 저항치가 큰 저항을 제어하는 상위 비트의 제어 신호를 고정 배선에 접속하고, 하위 비트의 제어 신호를 퓨즈 회로에 접속함으로써, 전압의 미조정을 행할 수 있다.

또한, 본 실시예에서는, 고 전압 발생 회로에서 발생한 고 전압 VP를 직접 검지하는 것은 아니고, 분압 발생 회로(197)와 저항(102)의 분압으로서 취출하여, 비교기(103)에서 소망하는 전압인지 여부를 판정하여, 신호 /DE에 의해 고 전압 발생 회로에 피드백을 걸고 있다.

이것은, 고 전압의 모두를 분압 발생 회로가 받는 것은 아니고, 저항(102)을 마련함으로써, 고 전압의 일부 전압을 분압 발생 회로(197)에 취출하고 있다.

따라서, 광범위에 걸쳐 미조정을 하기 위해서 다수의 퓨즈 회로 등을 마련할 필요가 없고, 일부 전압의 범위내에서, 미조정을 가능하게 하는 점에서 우수하다.

또, 본 실시예에서는, 전원 전압 이상의 고 전압을 예로 나타내었으나, 이것은 고 전압에 있어서의 미조정이 통상 곤란하기 때문에 나타낸 것이지만, 고 전압이 아니더라도, 전원 전압 이하의 전압이라도 유효하다.

또한, 플래쉬 메모리 등에 있어서는 복수의 고 전압을 이용하는 경우가 있어, 가중치 부여의 저항 구성이나, 일부의 전압을 출력하는 구성은, 각 고 전압용의 회로 면적을 저감할 수 있고, 또한, 퓨즈 수를 저감할 수 있는 점에서 유효하다.

(실시예 5)

도 8은 실시예 5를 나타내는 전압 제어 발진기이다.

전압 제어 발진기는, 예컨대 도 1의 기준 전압 발생 회로의 출력인 Vout가 입력되고, 발진 신호 Ringout를 출력하는 것이다.

도 8에 있어서, PM3∼PM9는 P형 MOS 트랜지스터, NM3∼NM9은 N형 MOS 트랜지스터이다.

RING1∼RING3의 기수단의 인버터에 의해 링 오실레이터를 구성하고, 각 단은 입력 신호의 반전 신호를 출력하고 있다.

예컨대, RING1에 있어서는, 입력 신호가 Ringout이며, 출력 신호가 Ringout1이다.

또한, PM3과 NM3에 의해 구성되는 회로는, 기준 전압 Vout가 높아지면, PM7∼PM9의 게이트 전압이 내려가도록 동작하여, NM7∼NM9의 게이트에는 기준 전압 Vout이 입력된다.

이것에 의해 기준 전압 Vout에 따라서, 각각 각 단의 전류가 조정되어, 기준 전압이 높은 경우에는 전류가 많이 흐르고, 낮은 경우에는 전류가 적어지도록 동작한다.

따라서, 기준 전압 Vout이 높을 때에는, 발진 신호 Ringout의 발진 주파수가 높아지고, 낮을 때에는 발진 주파수가 낮아진다.

이상과 같이 구성된 전압 제어 발진기에서는, 도 1에 나타낸 제어 회로(193) 등에 의해, 발진 주파수를 조절할 수 있다.

또, 실시예 1∼5에 있어서는, 제어 신호가 4 비트인 예를 나타내었지만, 비트 수는 몇 개이더라도 마찬가지로 구성할 수 있다.

또한, 본 발명의 기준 전압 발생 회로는, DRAM, SRAM, 플래쉬 메모리 등의 메모리로의 적용이 가능하다.

그러나, 특히 플래쉬 메모리에서는, 동작상, 고압 전압을 다용하기 때문에, 실시예 4에서 나타내었던 것과 같은 고 전압 검출 회로가 유용하다.

제 1 발명에 의하면, 미리 정해진 전압을 출력하는 배선에 접속되어, 미리 정해진 전압에 따른 제 1 제어 신호와 퓨즈의 절단 유무에 의해 신호의 설정이 가능한 제 2 제어 신호를 출력하는 제어 회로를 구비하기 때문에, 퓨즈 수를 감소시킬 수 있다.

제 2 발명에 의하면, 선택 회로를 제어 신호의 코드가 해밍 거리 1로 되도록 구성했기 때문에, 연속적인 전압의 선택이 가능해진다.

제 3 발명에 의하면, 선택 회로를 제어 신호의 코드가 바이너리로 되도록 구성했기 때문에, 일정의 범위에 있어서, 연속적으로 전압의 선택이 가능해진다.

제 4 발명에 의하면, 하위 비트군을 제 2 제어 신호로 했기 때문에, 전압의 미소절이 퓨즈에 의해 가능하다.

제 5 발명에 의하면, 하위 비트군의 어느 하나의 비트가 제 1 제어 신호이며, 상위 비트군의 어느 하나의 비트가 제 2 제어 신호이기 때문에, 상위 비트가 상이한 전압 범위에서도, 퓨즈에 의해 선택 가능해진다.

제 6 발명에 의하면, 퓨즈의 절단 유무에 의해 상보의 제 1 및 제 2 출력 신호가 변화되는 퓨즈 회로를 구비하기 때문에, 일정한 전압값이 중심인 경우, 그 중심값에 의해 퓨즈의 절단을 저감할 수 있다.

제 7 발명에 의하면, 분압 발생 회로를 제 1 및 제 2 전압 사이에, 서로 다른 값으로 일정한 비율을 갖는 저항치의 저항을 포함하며, 저항을 직렬로 접속하여, 각 저항의 접속부를 출력으로 하기 때문에, 저항 수 및 퓨즈 수를 저감할 수있다.

제 8 발명에 의하면, 분압 발생 회로와 제 1 또는 제 2 전위 사이에 저항 수단을 갖기 때문에, 분압 발생 회로에 적은 전압을 인가할 수 있어, 전압의 미조절을 용이하게 한다.

제 9 발명에 의하면, 기준 전압을 발진 회로에 입력하여, 발진 주파수를 조정하기 때문에, 적은 퓨즈에 의해 발진 주파수를 제어할 수 있다.

Claims (1)

1. 미리 정해진 전압을 출력하는 배선에 접속되어, 상기 미리 정해진 전압에 따른 제 1 제어 신호와 퓨즈의 절단 유무에 의해 신호의 설정이 가능한 제 2 제어 신호를 출력하는 제어 회로와,

   미리 정해진 제 1 및 제 2 전위 사이에 접속되어, 상기 전위 사이의 전압을 출력하는 분압 발생 회로와,

   상기 분압 발생 회로의 출력을 상기 제어 신호에 따라 선택하여 기준 전압으로서 출력하는 선택 회로

   를 구비하는 반도체 장치.