KR20010095167A - 디지털/아날로그 변환기 - Google Patents

디지털/아날로그 변환기 Download PDF

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Abstract

사용자가 기준 전압을 임의로 설정할 수 있으므로 범용성이 향상하는 디지털/아날로그 변환기가 제공된다. 상위 비트 데이터 변환부는 외부에서 입력되는 기준 전압을 사용함으로써 디지털 데이터의 상위 비트 데이터를 상기 상위 비트 데이터에 대응하는 상위 아날로그 신호로 변환한다. 하위 비트 데이터 변환부는 디지털 데이터의 하위 비트 데이터를 상기 하위 비트 데이터에 대응하는 하위 아날로그 신호로 변환한다. 제어기는 상기 기준 전압에 따른 상기 하위 아날로그 신호를 출력하도록 상기 하위 비트 데이터 변환부를 제어한다. 가산기는 상기 상위 아날로그 신호 및 상기 하위 아날로그 신호를 가산함으로써, 상기 디지털 데이터에 대응하는 아날로그 신호를 출력한다.

Description

디지털/아날로그 변환기{DIGITAL-TO-ANALOG CONVERTER}
본 발명은, 복수 비트의 디지털 데이터를 상위 비트 데이터와 하위 비트 데이터로 분할하고, 이를 각각의 아날로그 신호로 변환한 후 변환된 아날로그 신호들을 가산함으로써 디지털 데이터를 아날로그 신호로 변환하는 디지털/아날로그 변환기(이후, D/A라 함)에 관한 것이다.
종래에, 저항기 스트링(string) 및 CMOS 트랜지스터로 형성되는 복수 비트의 D/A 변환기가 알려져 있다. 이 저항기 스트링형 D/A 변환기는 출력 임피던스가 높으므로, 그 출력 전류는 고 입력 임피던스 회로에 의해 수신되어야 한다. 이 때문에, 통상적으로 D/A 변환기의 출력단에는 연산 증폭기에 의해 형성된 가산기가 제공된다.
상기 저항기 스트링형 D/A 변환기가 높은 정밀도로 D/A 변환을 수행하지만, 변환되는 비트 수가 증가하여 사용되는 저항기의 수를 증가시키는 문제가 있다. 이는 넓은 공간이 저항기에 요구되는 까닭에 D/A 변환기를 구성하는 집적 회로의 크기를 증가시킨다.
이 문제를 해결하기 위해서, 일본국 특개평 제 8-307273 호 공보에 개시되어 있는 회로가 제안되고 있다. 도 3은 이 공보에 개시되어 있는 D/A 변환기의 회로 구성의 예를 도시한다. 이 회로 구성에서, 종래의 저항기 스트링형 D/A 변환부(11)는 16 비트 디지털 데이터의 상위 14비트의 데이터를 대응하는 아날로그 전압 신호(이후, 상위 아날로그 전압 신호라 함)로 변환하고, 전류 미러 회로(12)는 16 비트 디지털 데이터의 하위 2비트의 데이터를 대응하는 아날로그 전류 신호(이후, 하위 아날로그 전류 신호라 함)로 변환한다. 가산기(13) 및 전류 스위칭 회로(14)는 하위 비트 데이터에 대응하는 아날로그 전류 신호를 대응하는 아날로그 전압 신호(이후, 하위 아날로그 전압 신호라 함)로 변환하는 동시에, 하위 아날로그 전압 신호에 상위 아날로그 전압 신호를 가산한다. 그 다음에, 가산기(13)의 연산 증폭기의 출력단에서 D/A 변환기의 출력 신호로서 결과 신호가 출력된다.
모든 16 비트 디지털 데이터가 대응하는 아날로그 전압 신호로 변환되는 이 구성에 의하면, 상기 D/A 변환기는 저항기 스트링 및 CMOS 트랜지스터로 구성된 D/A 변환기와 비교해서 그 크기를 감소시킬 수 있고 간편하게 변환시키기 위해서 비트 수를 증가시킬 수 있다.
그러나, 상기 종래의 D/A 변환기는, D/A 변환기로 외부에서 입력되는 기준 전원 공급의 전압(기준 전압) 설정치에 따라서 트랜지스터(Q2, Q3)를 통하는 저항기(R12)의 저항값(r12) 및 전류(I2, I3)의 전류값(i2, i3)을 미리 조정할 필요가 있다. 구체적으로, 2개의 하위 비트 데이터에 대응하는 전압값이 D/A 변환부(11)에 의해 변환되는 상위 비트 데이터의 최하위 전압값의 1/2 및 1/4이 되도록, 가산기(13)는 각각의 비트 위치에 대응하는 올바른 아날로그 전압 레벨로 상위 아날로그 전압 신호와 하위 아날로그 전압 신호를 가산한다. 이 때문에 저항값(r12)과 전류값(i2, i3)을 미리 조정할 필요가 있다. 그러므로, 일단 D/A 변환기 전체가 설계되면 사용자가 임의로 기준 전압을 변경하기가 어렵다. 따라서, 종래의 D/A 변환기는 범용성이 부족하다.
본 발명의 목적은 사용자가 임의로 기준 전압을 설정할 수 있으므로 범용성이 향상되는 디지털/아날로그 변환기를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 발명은, 외부에서 입력되는 기준 전압을 사용함으로써, 디지털 데이터의 상위 비트 데이터를 상기 상위 비트 데이터에 대응하는 상위 아날로그 신호로 변환하는 상위 데이터 변환 장치, 상기 디지털 데이터의 하위 비트 데이터를 상기 하위 비트 데이터에 대응하는 하위 아날로그 신호로 변환하는 하위 데이터 변환 장치, 상기 기준 전압에 따른 상기 하위 아날로그 신호를 출력하도록 상기 하위 데이터 변환 장치를 제어하는 제어 장치, 및 상기 상위 아날로그 신호 및 상기 하위 아날로그 신호를 가산함으로써, 상기 디지털 데이터에 대응하는 아날로그 신호를 출력하는 가산 장치를 포함하는 디지털/아날로그 변환기를 제공하는 것이다.
본 발명의 상기 구성에 의하면, 제어 장치는 상위 아날로그 신호의 기준 전압인 기준 전압에 따른 하위 아날로그 신호를 자동적으로 출력할 수 있다. 그 결과, 사용자는 임의로 기준 전압을 설정할 수 있으므로, 본 발명에 따른 디지털/아날로그 변환기는 범용성이 향상된다.
바람직하게, 상기 상위 데이터 변환 장치는 상기 기준 전압을 사용함으로써 상위 비트 데이터에 대응하는 전압을 갖는 상위 아날로그 전압 신호를 출력하는 전압 출력 장치를 포함한다.
또한 바람직하게, 상기 하위 데이터 변환 장치는 상기 하위 비트 데이터에 대응하는 전류를 갖는 하위 아날로그 전류 신호를 출력하는 전류 출력 장치를 포함한다.
또한 바람직하게, 상기 제어 장치는 상기 기준 전압 내의 소정 전압을 검출하고 검출된 전압에 따라 상기 하위 아날로그 전류 신호의 전류값을 조정하는 조정 장치를 포함한다.
또한 바람직하게, 상기 가산 장치는 상기 하위 아날로그 전류 신호를 하위아날로그 전압 신호로 변환하고 상기 하위 아날로그 전압 신호에 상기 상위 아날로그 전압 신호를 가산하는 전류/전압 변환 장치를 포함한다.
본 발명의 이들 바람직한 구성에 의하면, 하위 아날로그 전류 신호의 전류는 상위 아날로그 전압 신호의 기준 전압인 기준 전압에 따라서 자동적으로 조정될 수 있고, 그 결과, 사용자는 임의로 기준 전압을 설정할 수 있고, 이것에 의해 디지털/아날로그 변환기의 범용성이 향상될 수 있다. 또한, 일반적으로 변환 정밀도가 높은 전압형 디지털/아날로그 변환기인 상위 데이터 변환 장치는 상위 비트 데이터를 상위 아날로그 전압 신호로 변환할 수 있고, 일반적으로 회로 면적이 작은 전류형 디지털/아날로그 변환기인 하위 데이터 변환 장치는 하위 비트 데이터를 하위 전류 신호로 변환할 수 있으므로, 감소된 회로 면적으로 정밀도 높은 디지털/아날로그 변환이 달성될 수 있다.
바람직하게, 상기 전압 출력 장치는, 상기 기준 전압의 상위 기준 전압이 공급되는 상위 기준 전압 단자, 상기 기준 전압의 하위 기준 전압이 공급되는 하위 기준 전압 단자, 및 일단이 상기 상위 기준 전압 단자에 접속되며 타단이 상기 하위 기준 전압 단자에 접속되며, 상기 기준 전압을 상기 상위 비트 데이터의 비트 수에 대응하는 개수로 분할하여 다수의 출력단에서 분할된 전압을 출력하기 위한 상기 다수의 출력단을 갖는 저항기 스트링을 포함한다.
또한 바람직하게, 상기 조정 장치는, 고 전위측의 전원; 일단이 상기 전원에 접속되는 MOS 트랜지스터; 일단이 상기 MOS 트랜지스터에 접속되고 타단이 상기 저항기 스트링의 상기 타단에 접속되는 저항기; 상기 MOS 트랜지스터와 상기 저항기사이의 접속점에 접속되는 제1 입력단, 상기 저항기 스트링의 상기 다수의 출력단의 소정의 하나에 접속되는 제2 입력단, 및 상기 MOS 트랜지스트의 게이트에 접속되는 출력단을 갖는 차동 회로; 및 상기 MOS 트랜지스트에서 상기 저항기를 통하여 상기 저항기 스트링의 상기 타단으로 유입하는 전류를 상기 저항기 스트링의 상기 일단에서 흡입하는 전류 흡입 장치를 포함한다.
본 발명의 이들 바람직한 구성에 의하면, 전류 흡입 장치는 MOS 트랜지스터에서 저항기를 통하여 저항기 스트링의 하위단으로 유입되는 전류를 흡입할 수 있다. 그 결과, 저항기 스트링을 통하는 잉여 전류없이, 저 전류 구동 능력을 갖는 저항기에서도 상위 및 하위 기준 전압이 확실하게 공급될 수 있고, 디지털/아날로그 변환기의 범용성을 더욱 향상시킬 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 및 이익은 첨부하는 도면과 함께 다음의 설명에서 상세히 설명될 것이다.
도 1은 본 발명의 제1 실시예에 따른 디지털/아날로그 변환기의 회로 구성을 도시하는 회로도,
도 2는 본 발명의 제2 실시예에 따른 디지털/아날로그 변환기의 회로 구성을 도시하는 회로도,
도 3은 종래의 디지털/아날로그 변환기의 회로 구성을 도시하는 회로도이다.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 상위 비트 데이터 변환부 2 : 하위 비트 데이터 변환부
3 : 가산기 4 : 제어기
5 : 전류 제거 회로
이하, 첨부하는 도면을 참조하여 본 발명의 바람직한 실시예가 상세히 설명될 것이다. 다음 설명은 (n+m) 비트의 디지털 데이터(n과 m은 임의의 정수)가 상위 n 비트 데이터와 하위 m 비트 데이터로 분할되어 디지털 형태에서 아날로그 형태로 변환되는 경우에 관한 것이다.
먼저, 도 1을 참조하면, 본 발명의 제1 실시예에 따른 D/A 변환기가 상세히 설명될 것이다. 도 1은 제1 실시예에 따른 D/A 변환기의 회로 구성을 도시하는 회로도이다. 도 1의 D/A 변환기는 기준 전압(상위 기준 전압(고 전위측) 및 하위 기준 전압(저 전위측))이 전류 드라이빙(driving) 능력이 높은 연산 증폭기에서 공급되도록 구성되어 있다. 그러나, 대안으로, D/A 변환기는 기준 전압이 드라이빙 능력이 높은 레귤레이터와 같은 다른 장치에서 공급되도록 구성될 수 있다.
도 1에 도시된 바와 같이, D/A 변환기는 (n+m) 비트 디지털 데이터의 상위 n 비트 데이터(DU0 - DU(n-1))를 상위 아날로그 전압 신호로 변환하기 위한 상위 비트 데이터 변환부(1), (n+m) 비트 디지털 데이터의 하위 m 비트 데이터(DB0 - DB(m-1))를 하위 아날로그 전류 신호로 변환하기 위한 하위 비트 데이터 변환부(2), 하위 아날로그 전류 신호를 하위 아날로그 전압 신호로 변화하고 이 하위 아날로그 전압 신호에 상위 아날로그 전압 신호를 가산하는 가산기(3), 및 상위 전압(vrh) 및 하위 전압(vrl)에서 생성되는 기준 전압에 대응하는 전류를 하위 비트 데이터 변환부(2)로 공급하기 위한 제어기(4)로 구성되어 있다.
상위 비트 데이터 변환부(1)에는 2n개의 저항기(RR0 내지 RR(2n-1))로 이루어진 저항기 스트링(RR), 2n개의 CMOS 스위치(S0 내지 S(2n-1)), 및 디코더(DC)가 있다. 저항기(RR0 내지 RR(2n-1))는 직렬로 접속된다. 저항기 스트링(RR)에는 외부 연산 증폭기(OPH)에서 상위 기준 전압(vrh)이 공급되는 상위 기준 전압 단자(VRH), 및 외부 연산 증폭기(OPL)에서 하위 기준 전압(vrl)이 공급되는 하위 기준 전압 단자(VRL)가 있다. 스위치(S0 내지 S(2n-1))의 각각의 입력단은 저항기(RR0 내지 RR(2n-1))들 사이의 접속점에 접속되고, 그 각각의 출력단은 가산기(3)에 접속된다.디코더(DC)는 상위 n 비트 데이터(DU0 내지 DU(n-1))의 데이터를 수신하고 디코딩하며, 디코딩 결과에 대응하는 제어 신호를 스위치(S0 내지 S(2n-1))로 출력한다. 각각의 스위치(S0 내지 S(2n-1))는 수신된 제어 신호에 따라서 접속 또는 비접속된다.
제어기(4)는 n 채널 MOS 트랜지스터(M1 내지 M3), p 채널 트랜지스터(M4 내지 M7), 및 저항기(R1)로 구성되어 있다. 트랜지스터(M1)에는 비반전 입력단으로서 노드(N1)에 접속되는 게이트; 트랜지스터(M4)의 드레인 및 게이트에 접속되는 드레인; 및 트랜지스터(M3)의 드레인에 접속되는 소스가 있다. 트랜지스터(M2)에는 반전 입력단으로서 상위 비트 데이터 변환기(1)의 저항기 스트링(RR)의 중앙점인 노드(N2)에 접속되는 게이트; 출력 단자로서의 노드(N3)에서 트랜지스터(M5)의 드레인에 접속되는 드레인; 및 트랜지스터(M3)의 드레인에 접속되는 소스가 있다. 트랜지스터(M5)에는 트랜지스터(M4)의 게이트 및 드레인에 접속되는 게이트가 있고, 트랜지스터(M4, M5)의 각각의 소스는 고 전위측의 전원(VDD)에 접속된다. 트랜지스터(M3)에는 소정 바이어스 전압을 공급하는 바이어스 전원(VB)에 접속되는 게이트, 및 접지되는 소스가 있다. 따라서, 수신용 트랜지스터(M1, M2), 부하용 트랜지스터(M4, M5) 및 정전류원으로서의 트랜지스터(M3)가 차동 회로를 구성한다.
트랜지스터(M6)에는 노드(N3)에 접속되는 게이트, 전원(VDD)에 접속되는 소스, 및 노드(N1)에서 트랜지스터(M1)의 게이트 및 저항기(R1)의 일단에 접속되는 드레인이 있다. 저항기(R1)에는 저항기 스트링(RR)의 하위단에 접속되는 타단이 있다. 트랜지스터(M7)에는 트랜지스터(M6)의 게이트에 접속되는 게이트, 전원(VDD)에 접속되는 소스, 및 하위 비트 데이터 변환부(2)에 접속되는 드레인이 있다.
하위 비트 데이터 변환부(2)는 n 채널 MOS 트랜지스터((ML0 내지 ML(m-1)) 및 (MI0 내지 MIm))로 구성되어 있다. 트랜지스터(MIm)에는 제어기(4)에서 트랜지스터(M7)의 드레인에 접속되는 게이트 및 드레인이 있고, 소스가 접지된다. 트랜지스터(MI0 내지 MI(m-1))에는 각기 접지되는 소스 및 트랜지스터(MIm)의 게이트에 접속되는 게이트가 있다. 트랜지스터(MI0 내지 MIm)는 전류 미러 회로를 구성한다. 트랜지스터(MI0 내지 MI(m-1))에는 각기 하위 m 비트 데이터(DB0 내지 DB(m-1))의 대응하는 데이터를 수신하는 게이트, 대응하는 트랜지스터(MI0 내지 MI(m-1))의 드레인에 접속되는 소스, 및 가산기(3)에 접속되는 드레인이 있다.
가산기(3)는 연산 증폭기(OP) 및 귀환 저항기(R2)로 구성되어 있다. 가산기(3)는 다음과 같이 구성된다: 연산 증폭기(OP)에는 스위치(S0 내지 S(2n-1))의 각각의 출력단에 접속되는 비반전 입력단, 및 하위 비트 데이터 변환부(2)내의 트랜지스터(MI0 내지 MI(m-1))의 각각의 드레인에 접속되는 반전 입력단이 있다. 저항기(R2)는 연산 증폭기(OP)의 출력단과 반전 입력단 사이에 접속된다. 가산기(3)는 상위 비트 데이터 변환부(1)에서 고 입력 인피던스로 상위 아날로그 전압 신호의 전압을 수신하고, 수신된 신호를 그 출력 단자로 인도하는 귀환 이득 1의 비반전 증폭기로서 기능한다. 또한, 가산기(3)는 하위 아날로그 전류 신호를 하위 아날로그 전압 신호로 변환하고, 하위 아날로그 전압 신호에 상위 아날로그 전압 신호를 가산한다. 결과의 신호는 D/A 변환기의 출력 신호로서 출력된다.
다음에, 상술한 바와 같이 구성된 D/A 변환기의 동작이 설명될 것이다. 먼저, 상위 비트 데이터 변환부(1)의 동작이 설명될 것이다. 디코더(DC)는 변환시키기 위해서 입력된 디지털 데이터의 상위 n 비트 데이터(DU0 내지 DU(n-1))를 디코딩하고, 디코딩 결과에 따라서 이들 스위치(S0 내지 S(2n-1))의 하나를 온(on)(그 밖의 스위치는 오프(off)함)하기 위해서 제어 신호를 스위치(S0 내지 S(2n-1))로 출력한다. 따라서, 저항기(RR0 내지 RR(2n-1))에 의해 상위 기준 전압(vrh)과 하위 기준 전압(vrl) 사이의 상위 비트 수에 따라서 분할되는 전압들 중에서, 상위 비트 데이터에 대응하는 전압이 온된 스위치를 통하여 상위 아날로그 전압 신호로서 가산기(3)에 출력된다.
예를 들면, 모든 상위 n 비트 데이터(DU0 내지 DU(n-1))가 "0"이면, 스위치(S0)는 온되고 그 밖의 스위치는 오프되어, 저항기(RR0)의 하위단의 전압이 출력된다. 모든 상위 n 비트 데이터(DU0 내지 DU(n-1))가 "1"이면, 스위치(2n-1)는 온되고 그 밖의 스위치는 오프되어, 저항기(RR(2n-1))의 하위단의 전압이 출력된다.
다음에, 제어기(4)의 동작이 설명될 것이다. 트랜지스터(M1 내지 M5)로 구성된 차동 회로의 노드(N1)의 전압이 노드(N2)의 전압보다 높으면, 트랜지스터(M6)의 게이트의 전압은 상승하여 저항기(R1)를 통하는 전류(I1)를 감소시키고 노드(N1)의 전압을 하강시킨다. 한편, 노드(N1)의 전압이 노드(N2)의 전압보다 낮으면, 트랜지스터(M6)의 게이트의 전압이 하강하여 저항기(R1)를 통하는 전류(I1)을 증가시키고노드(N1)의 전압을 상승시킨다. 따라서, 차동회로의 이 동작에 기인하여, 노드(N1)의 전압은 노드(N2)의 전압, 즉, 저항기 스트링의 중앙점의 전압과 같게 되어, 저항기(R1)를 통하는 전류(I1)는 상위 기준 전압(vrh)과 하위 기준 전압(vrl) 사이의 전압에 대응하는 전류값(i1)을 갖는다.
트랜지스터(M7)의 게이트가 노드(N3)에 접속되기 때문에, 트랜지스터(M7)에 의해 하위 비트 데이터 변환부(2)로 공급되는 전류(I2)도 전류값(i1)을 갖는다. 그 결과, 하위 비트 데이터 변환부(2)에는 상위 기준 전압(vrh)과 하위 기준 전압(vrl) 사이의 전압에 대응하는 전류값(i1)을 갖는 전류(I2)가 공급된다. 저항기(R1)를 통하는 전류(I1)는 그 하위단을 통하여 저항기 스트링(RR)으로 유입되나, 상위 기준 전압(vrh) 및 하위 기준 전압(vrl)의 제공에 사용되는 본 실시예의 연산 증폭기(OPH, OPL)가 그 높은 전류 드라이빙 능력에 기인하여 전류(I1)를 흡입할 수 있기 때문에, 상위 n 비트 데이터의 변환에 영향을 주지 않을 것이다.
다음에, 하위 비트 데이터 변환부(2)의 동작이 설명될 것이다. 전류(I2)를 수신하는 트랜지스터(MIm) 및 트랜지스터(MI0 내지 MI(m-1)는 전류 미러 회로를 구성하므로, 전류(I2)에 대응하는 전류(IL0 내지 IL(m-1))는 각각의 트랜지스터(MI0 내지 MI(m-1)를 통한다. 트랜지스터(MI0 내지 MI(m-1))의 각각의 게이트 폭은 이들 트랜지스터를 통하는 전류(IL0 내지 IL(m-1))의 각각의 전류값이 비트 수가 증가되는 것에 배가되도록 설정되어 있다. 즉, 트랜지스터(MIm)가 W의 게이트 폭을 갖는다고 하면, 트랜지스터(MI0)는 W의 게이트 폭을 가지고 트랜지스터(MI1)는 2W의 게이트 폭을 갖는다. 후속하는 트랜지스터의 게이트 폭은 동일한 방식으로 설정되고,마지막 트랜지스터는 2(m-1)W의 게이트 폭을 갖는다.
따라서, 하위 비트 데이터의 최하위 비트에 대응하는 트랜지스터(MI0)를 통하는 전류(IL0)는 트랜지스터(MIm)를 통하는 전류와 동일한 전류값(i1)을 갖는다. 다음 비트에 대응하는 트랜지스터(MI1)를 통하는 전류(IL1)는 2 ×i1의 전류값을 갖는다. 후속하는 전류의 전류값은 동일하게 설정되고, 트랜지스터(MI(m-1))를 통하는 마지막 전류(IL(m-1))는 2(m-1)×i1의 전류값을 갖는다.
트랜지스터(MI0 내지 MI(m-1))의 각각의 게이트는 하위 m 비트 데이터의 대응하는 데이터를 수신한다. 트랜지스터(MI0 내지 MI(m-1)) 중에서, "1"의 데이터를 수신하는 트랜지스터는 온되고 "0"의 데이터를 수신하는 트랜지스터는 오프된다. "1"의 데이터에 대응하는 전류만이 트랜지스터(MI0 내지 MI(m-1))를 통하여 가산기(3)로 출력된다.
예를 들면, 하위 비트 데이터(DB0)가 "1"이고 그 밖의 데이터가 "0" 이면, 트랜지스터(ML0)는 온되고 그 밖의 트랜지스터는 오프되어, 전류값(i1)을 갖는 전류(IL0)가 출력된다. 하위 비트 데이터(DB1 및 DB(m-1))가 "1"이고 그 밖의 데이터가 "0"이면, 트랜지스터(ML1 및 ML(m-1))는 온되고 그 밖의 트랜지스터는 오프되어, 2 ×i1의 전류값을 갖는 전류(IL1) 및 2(m-1)×i1의 전류값을 갖는 전류(IL(m-1))가 함께 가산되고, 이것에 의해 ( 2 ×i1 + 2(m-1)×i1)의 전류값을 갖는 전류가 출력된다. 따라서, 하위 비트 데이터(DB0 및 DB(m-1))의 데이터 "1"에 대응하는 전류는 함께 가산되어, 하위 비트 데이터(DB0 및 DB(m-1))에 대응하는 전류값을 갖는 하위 아날로그 전류 신호가 가산기(3)로 출력된다.
다음에, 가산기(3)의 동작이 설명될 것이다. 연산 증폭기(OP)는 비반전 입력단을 통해서 입력되는 하위 아날로그 전류 신호를 하위 아날로그 전압 신호로 변환하고, 하위 아날로그 전압 신호에 비반전 입력단을 통하여 입력되는 상위 아날로그 전압 신호를 가산하고, 결과의 전압 신호를 출력한다. 상위 비트 데이터 변환부(1)로 공급되는 상위 기준 전압(vrh)과 하위 기준 전압(vrl) 사이의 전압을 vr 그리고 저항기(R2)의 저항값을 r2라 가정하면, 전류값(i1) 및 저항값(r2)은 하위 m 비트 데이터의 최하위 비트 데이터(DB0)에 대응하는 전류(IL0)로부터의 변환의 결과로서 연산 증폭기(OP)에서 출력되는 전압이, (n+m) 비트 디지털 데이터가 아날로그 신호로 변화되는 경우에 최소 폭을 갖고, 다음 식(1)을 만족하도록 설정된다.
i1 ×r2 = vr/2n+m…(1)
노드(N1)의 전압이 노드(N2)의 전압과 동일하기 때문에, 다음 식(2)으로 나타나게 된다.
I1 ×r1 = vr/2 …(2)
상기 식(1) 및 (2)에 의해서, 저항기(R1)의 저항값(r1)은 r2 ×2(n+m-1)로 설정되어, 하위 아날로그 전압 신호가 상위 아날로그 전압 신호에 대응한다. 따라서, 다음과 같이 (n+m) 비트 데이터에서 변환되는 아날로그 신호를 출력할 수 있다. 상위 n 비트 데이터는 상위 아날로그 전압 신호로 변환된다. 하위 m 비트 데이터는하위 아날로그 전류 신호로 변환된 후, 하위 아날로그 전압 신호로 변환된다; 하위 전압 신호 및 상위 아날로그 전압 신호는 함께 가산된다.
상술한 바와 같이, 제1 실시예의 D/A 변환기에 따르면, 상위 기준 전압(vrh)과 하위 기준 전압(vrl) 사이의 중앙점의 전압이 검출되고, 전류값(i1)을 소정 배함으로써 얻어지는 전류값(i1 내지 2(m-1)×i1)을 갖는 전류(IL0 내지 IL(m-1))가, 검출된 전압 및 하위 비트의 수에 대응하는 전류값(i1)을 갖는 전류(I2)에 따라 생성된다. 그 다음에, 전류(IL0 내지 IL(m-1))가 하위 비트 데이터에 따라서 적절하게 함께 가산됨으로써 하위 아날로그 전류 신호를 생성한다. 따라서, 하위 아날로그 전류 신호의 전류값은 상위 기준 전압(vrh)과 하위 기준 전압(vrl) 사이의 전압의 폭에 따라 자동적으로 조정될 수 있다. 이 때문에 사용자는 상위 기준 전압(vrh)과 하위 기준 전압(vrl)을 임으로 변경할 수 있으므로, D/A 변환기의 범용성을 향상시킬 수 있다.
다음에, 도 2를 참조하면, 본 발명의 제2 실시예에 따른 D/A 변환기가 상세히 설명될 것이다. 도 2는 본 발명의 제2 실시예에 따른 D/A 변환기의 회로 구성을 도시하는 회로도이다.
도 2의 D/A 변환부(2)는, 상위 기준 전압(vrh)이 외부의 고 전위측의 전원(VH)에 접속된 외부 저항기(RH)에서 공급되고, 하위 기준 전압(vrl)이 외부의 저 전위측의 전원(VL)에 접속된 외부 저항기(RL)에서 공급되며, 저항기(R1)를 통하여 저항기 스트링(RR)의 하위단에 입력되는 전류(I1)를 저항기 스트링(RR)의 상위단에서 끌어 내거나 또는 흡입하기 위한 전류 제거 회로(5)가 부가로 제공되는 점에서 도 1의 것과 다르다. 다른 점에서는, 도 2의 D/A 변환기는 도 1의 것과 동일한 회로 구성을 갖는다. 따라서, 동일 부분에는 동일한 참조 부호로 표시되고, 그 설명은 생략될 것이다.
도 2에 도시된 바와 같이, 전류 제거 회로(5)는 n 채널 MOS 트랜지스터(M8)로 구성되어 있다. 트랜지스터(M8)에는 접지된 소스, 저항기 스트링(RR)의 상위단에 접속되는 드레인, 및 트랜지스터(MIm)의 게이트에 접속되는 게이트가 있다. 트랜지스터(M8)는 트랜지스터(MIm)의 게이트 폭(W)과 같은 소정의 게이트 폭을 갖는다. 따라서, 트랜지스터(M8) 및 트랜지스터(MIm)는 전류 미러 회로를 구성하고, 이것에 의해 트랜지스터(M8)를 통하는 전류(I3)는 트랜지스터(MIm)와 같은 전류값(i1)을 갖는다.
상기 구성에 의하면, 전류(I1)가 제어부(4)의 트랜지스터(M6)에서 저항기(R1)를 통하여 저항기 스트링(RR)으로 유입되더라도, 트랜지스터(M8)는 저항기 스트링(RR)의 상위단에서 전류(I1)의 전류값(i1)의 전류를 끌어낼 수 있다. 그 결과, 저항기 스트링(RR)을 통하는 전류는 제1 실시예의 것과 동일하고, 디지털 데이터가 제1 실시예에서 같이 아날로그 신호로 변환될 수 있다.
저항기 스트링(RR)을 통하는 전류의 전류값을 i0라 하면, 외부 저항기(RH, RL)를 통하는 전류는 (i0 + i1)으로 표시되는 동일한 전류값을 갖는다. 전원(VH)의 전압을 vh 그리고 전원(VL)의 전압을 vl라 하면, 외부 저항기(RH)의 저항값(rh)은 다음 식으로 표시된다.
Rh = (vh - vrh) / (i0 + i1) …(3)
외부 저항기(RL)의 저항값(rl)은 다음 식으로 표시된다.
Rl = (vrl - v1) / (i0 + i1) …(4)
한편, 저항기 스트링(RR)의 전체 저항값을 ra라 하면, 전류값(i0)은 다음 식으로 표시된다.
i0 = (vrh - vrl) / ra …(5)
제1 실시예에서 설명한 바와 같이, 전류값(i1)은 다음 식으로 표시된다.
i1 = (vrh - vrl) / (r2 ×2(m+n)) …(6)
상술된 이유로, 사용자에게 저항기 스트링(RR)의 전체 저항값(ra) 및 저항기(R2)의 저항값(r2)이 제시되면, 사용자는 소망의 상위 및 하위 기준 전압에 대한 외부 저항기(RH, RL)의 저항값(rh, rl)을 구할 수 있다. 그러므로, 사용자는 소망의 상위 및 하위 기준 전압을 사용할 수 있다.
상술한 실시예에서는, 상위 비트 데이터 변환부(1)가 저항기 스트링 및 CMOS 스위치로 구성된 전압형 D/A 변환기이나, 다른 형태의 전압형 D/A 변환기 또는 전류형 D/A 변환기가 될 수도 있다. 또한, 하위 비트 데이터 변환부(2)는 MOS 트랜지스터들로 구성된 전류형 D/A 변환기이나, 다른 형태의 전류형 D/A 변환기 또는 전압형 D/A 변환기가 될 수도 있다.
본 발명의 디저털/아날로그 변환기에 의하면, 하위 아날로그 전류 신호의 전류는 상위 아날로그 전압 신호의 기준 전압인 기준 전압에 따라서 자동적으로 조정될 수 있고, 그 결과, 사용자는 임의로 기준 전압을 설정할 수 있고, 이것에 의해 디지털/아날로그 변환기의 범용성이 향상될 수 있다.

Claims (12)

  1. 디지털/아날로그 변환기에 있어서,
    외부에서 입력되는 기준 전압을 사용함으로써, 디지털 데이터의 상위 비트 데이터를 상기 상위 비트 데이터에 대응하는 상위 아날로그 신호로 변환하는 상위 데이터 변환 장치;
    상기 디지털 데이터의 하위 비트 데이터를 상기 하위 비트 데이터에 대응하는 하위 아날로그 신호로 변환하는 하위 데이터 변환 장치;
    상기 기준 전압에 따른 상기 하위 아날로그 신호를 출력하도록 상기 하위 데이터 변환 장치를 제어하는 제어 장치; 및
    상기 상위 아날로그 신호 및 상기 하위 아날로그 신호를 가산함으로써, 상기 디지털 데이터에 대응하는 아날로그 신호를 출력하는 가산 장치를 구비하는 것을 특징으로 하는 디지털/아날로그 변환기.
  2. 제1항에 있어서,
    상기 상위 데이터 변환 장치는, 상기 기준 전압을 사용함으로써 상기 상위 비트 데이터에 대응하는 전압을 갖는 상위 아날로그 전압 신호를 출력하는 전압 출력 장치를 구비하는 것을 특징으로 하는 디지털/아날로그 변환기.
  3. 제1항에 있어서,
    상기 하위 데이터 변환 장치는 상기 하위 비트 데이터에 대응하는 전류를 갖는 하위 아날로그 전류 신호를 출력하는 전류 출력 장치를 구비하는 것을 특징으로 하는 디지털/아날로그 변환기.
  4. 제2항에 있어서,
    상기 하위 데이터 변환 장치는 상기 하위 비트 데이터에 대응하는 전류를 갖는 하위 아날로그 전류 신호를 출력하는 전류 출력 장치를 구비하는 것을 특징으로 하는 디지털/아날로그 변환기.
  5. 제3항에 있어서,
    상기 제어 장치는 상기 기준 전압 내의 소정 전압을 검출하고 검출된 전압에 따라 상기 하위 아날로그 전류 신호의 전류값을 조정하는 조정 장치를 구비하는 것을 특징으로 하는 디지털/아날로그 변환기.
  6. 제4항에 있어서,
    상기 제어 장치는 상기 기준 전압 내의 소정 전압을 검출하고 검출된 전압에 따라 상기 하위 아날로그 전류 신호의 전류값을 조정하는 조정 장치를 구비하는 것을 특징으로 하는 디지털/아날로그 변환기.
  7. 제4항에 있어서,
    상기 가산 장치는 상기 하위 아날로그 전류 신호를 하위 아날로그 전압 신호로 변환하고 상기 하위 아날로그 전압 신호에 상기 상위 아날로그 전압 신호를 가산하는 전류/전압 변환 장치를 구비하는 것을 특징으로 하는 디지털/아날로그 변환기.
  8. 제5항에 있어서,
    상기 가산 장치는 상기 하위 아날로그 전류 신호를 하위 아날로그 전압 신호로 변환하고 상기 하위 아날로그 전압 신호에 상기 상위 아날로그 전압 신호를 가산하는 전류/전압 변환 장치를 구비하는 것을 특징으로 하는 디지털/아날로그 변환기.
  9. 제2항에 있어서,
    상기 전압 출력 장치는, 상기 기준 전압의 상위 기준 전압이 공급되는 상위 기준 전압 단자, 상기 기준 전압의 하위 전압이 공급되는 하위 기준 전압 단자, 및 일단이 상기 상위 기준 전압 단자에 접속되고 타단이 상기 하위 기준 전압 단자에 접속되며, 상기 기준 전압을 상기 상위 비트 데이터의 비트 수에 대응하는 개수로 분할하여 다수의 출력단에서 분할된 전압을 출력하기 위한 상기 다수의 출력단을 갖는 저항기 스트링을 구비하는 것을 특징으로 하는 디지털/아날로그 변환기.
  10. 제9항에 있어서,
    상기 조정 장치는, 고 전위측의 전원; 일단이 상기 전원에 접속되는 MOS 트랜지스터; 일단이 상기 MOS 트랜지스터에 접속되고 타단이 상기 저항기 스트링의 상기 타단에 접속되는 저항기; 상기 MOS 트랜지스터와 상기 저항기 사이의 접속점에 접속되는 제1 입력단, 상기 저항기 스트링의 상기 다수의 출력단의 소정의 하나에 접속되는 제2 입력단, 및 상기 MOS 트랜지스터의 게이트에 접속되는 출력단을 갖는 차동 회로; 및 상기 MOS 트랜지스터에서 상기 저항기를 통하여 상기 저항기 스트링의 상기 타단으로 유입하는 전류를 상기 저항기 스트링의 상기 일단에서 흡입하는 전류 흡입 장치를 구비하는 것을 특징으로 하는 디지털/아날로그 변환기.
  11. 제5항에 있어서,
    상기 조정 장치는 상기 기준 전압의 상위 기준 전압과 하위 기준 전압 사이의 중앙점의 전압을 검출하는 것을 특징으로 하는 디지털/아날로그 변환기.
  12. 제5항에 있어서,
    상기 하위 데이터 변환 장치는 상기 소정 전압에 대응하는 전류 및 상기 하위 비트 데이터의 상기 비트 수에 따라 상기 소정 전압에 대응하는 전류의 전류값을 소정배함으로써, 각기 다른 전류값을 갖는 다수의 전류를 생성하는 전류 생성 장치, 및 상기 전류 생성 장치에 의해 생성된 다수의 전류를 상기 하위 비트 데이터에 따라 가산함으로써, 상기 하위 비트 데이터에 대응하는 전류를 갖는 상기 하위 아날로그 전류 신호를 생성하는 하위 아날로그 전류 신호 생성 장치를 구비하는것을 특징으로 하는 디지털/아날로그 변환기.
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