JPH0250523A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPH0250523A JPH0250523A JP19984488A JP19984488A JPH0250523A JP H0250523 A JPH0250523 A JP H0250523A JP 19984488 A JP19984488 A JP 19984488A JP 19984488 A JP19984488 A JP 19984488A JP H0250523 A JPH0250523 A JP H0250523A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 238000006243 chemical reaction Methods 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 2
- 230000010365 information processing Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、Ａ／Ｄ （アナログ／ディジタル）変換回
路に関し、半導体集積回路装置に内蔵される０ＭＯ３構
造のＡ／Ｄ変換回路に利用して有効な技術に関するもの
である。
路に関し、半導体集積回路装置に内蔵される０ＭＯ３構
造のＡ／Ｄ変換回路に利用して有効な技術に関するもの
である。
Ａ／Ｄ変換回路としては、例えばオーム社昭和６０１２
月２５日発行ｒマイクロコンピュータハンドブックＪ頁
８′７、頁３５４がある。
月２５日発行ｒマイクロコンピュータハンドブックＪ頁
８′７、頁３５４がある。
０ＭＯ３（相補型ＭＯ３）構成（７）Ａ／Ｄ変換回路を
半導体集積回路装置に内蔵させる場合、入力ダイナミッ
クレンジを決定する基準電圧は、外部から供給する構成
を採とり、外部から入力ダイナミックレンジが設定でき
るようにしている。しかし、このようにすると、外部部
品が必要になりコスト高になる。
半導体集積回路装置に内蔵させる場合、入力ダイナミッ
クレンジを決定する基準電圧は、外部から供給する構成
を採とり、外部から入力ダイナミックレンジが設定でき
るようにしている。しかし、このようにすると、外部部
品が必要になりコスト高になる。
本発明者は、ディジタル回路とともに半導体集積回路装
置に内蔵されるＡ／Ｄ変換回路では、そのディジタル回
路に適合した特定用途向けになるため、上記基準電圧発
生回路も半導体集積回路装置に内蔵させることを考えた
。しかしながら、０ＭＯ３構成の場合、半導体集積回路
装置に内蔵されるＣＭＯＳ演算増幅回路の電流供給能力
がせいぜい１ｍＡ程度が限界であり、従来の基準電圧発
生回路をそのまま半導体集積回路装置に内蔵できない、
上記基準電圧発生回路に比較的大きな電流供給能力を必
要とする理由は、分圧抵抗回路にある程度の電流を流す
ようにしないと、第２図に示すような比較回路を構成す
る差動ＭＯ３ＦＥＴＱ１、Ｃ２のゲートとソース間の寄
生容量Ｃ１，Ｃ２を介して、入力アナログ信号の変化分
が分圧抵抗で形成されるスレッショルド電圧ＶＲを変動
させてＡ／Ｄ変換精度を悪化させるからである。
置に内蔵されるＡ／Ｄ変換回路では、そのディジタル回
路に適合した特定用途向けになるため、上記基準電圧発
生回路も半導体集積回路装置に内蔵させることを考えた
。しかしながら、０ＭＯ３構成の場合、半導体集積回路
装置に内蔵されるＣＭＯＳ演算増幅回路の電流供給能力
がせいぜい１ｍＡ程度が限界であり、従来の基準電圧発
生回路をそのまま半導体集積回路装置に内蔵できない、
上記基準電圧発生回路に比較的大きな電流供給能力を必
要とする理由は、分圧抵抗回路にある程度の電流を流す
ようにしないと、第２図に示すような比較回路を構成す
る差動ＭＯ３ＦＥＴＱ１、Ｃ２のゲートとソース間の寄
生容量Ｃ１，Ｃ２を介して、入力アナログ信号の変化分
が分圧抵抗で形成されるスレッショルド電圧ＶＲを変動
させてＡ／Ｄ変換精度を悪化させるからである。
この発明の目的は、半導体集積回路装置に適した０ＭＯ
３構成のＡ／Ｄ変換回路を提供することにある。
３構成のＡ／Ｄ変換回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、入力ダイナミックレンジのハイレベル側とロ
ウレベルの基準電圧を発生させる基準電圧発生回路と上
記基準電圧発生回路により形成されたハイレベル側及び
ロウレベル側の基準電圧を分圧抵抗回路に供給するボル
ティージフォロワ構成にされたＣＭＯ５演算増幅回路も
半導体集積回路装置に内蔵させる。
ウレベルの基準電圧を発生させる基準電圧発生回路と上
記基準電圧発生回路により形成されたハイレベル側及び
ロウレベル側の基準電圧を分圧抵抗回路に供給するボル
ティージフォロワ構成にされたＣＭＯ５演算増幅回路も
半導体集積回路装置に内蔵させる。
上記した手段によれば、基準電圧を供給するための外部
回路が不要となり、回路の簡素化が可能になる。
回路が不要となり、回路の簡素化が可能になる。
第１図は、この発明に係るＡ／Ｄ変換回路の一実施例の
要部回路図が示されている。同図の各回路素子及び回路
ブロックは、公知の半導体集積回路の製造技術によって
、特に制限されないが、単結晶シリコンのような１個の
半導体基板上において形成される。
要部回路図が示されている。同図の各回路素子及び回路
ブロックは、公知の半導体集積回路の製造技術によって
、特に制限されないが、単結晶シリコンのような１個の
半導体基板上において形成される。
直列形態にされた抵抗Ｒ１、Ｒ２及びＲ３は、所定の動
作電圧Ｖをその抵抗比に従い分圧して入力ダイナミック
レンジを決定するハイレベル側の基準電圧ＶＲＨと、ロ
ウレベル側の基準電圧ＶＲＬを形成する。上記抵抗Ｒ１
、Ｒ２及びＲ３は、そこに流れる直流電流を小さ（する
ために、比較的大きな抵抗値を持つようにされる。上記
抵抗Ｒ１、Ｒ２及びＲ３により形成された分圧電圧は、
インピーダンス変換動作を行うボルティージフォロワ形
態にされたＣＭＯＳ演算増幅回路ＯＰＩとＯＦ２を介し
て上記基準電圧ＶＲＨとＶＲＬとして出力される０以上
の各回路が基準電圧発生出力回路ＲＥＦを構成する。こ
の基準電圧発生出力回路ＲＥＦは、次のようなＡ／Ｄ変
換回路を構成する分圧抵抗回路、電圧比較回路ＶＣ、デ
コーダ回路ＤＥＣ及び論理回路ＬＯＧ等とともに１つの
半導体集積回路装置に構成される。
作電圧Ｖをその抵抗比に従い分圧して入力ダイナミック
レンジを決定するハイレベル側の基準電圧ＶＲＨと、ロ
ウレベル側の基準電圧ＶＲＬを形成する。上記抵抗Ｒ１
、Ｒ２及びＲ３は、そこに流れる直流電流を小さ（する
ために、比較的大きな抵抗値を持つようにされる。上記
抵抗Ｒ１、Ｒ２及びＲ３により形成された分圧電圧は、
インピーダンス変換動作を行うボルティージフォロワ形
態にされたＣＭＯＳ演算増幅回路ＯＰＩとＯＦ２を介し
て上記基準電圧ＶＲＨとＶＲＬとして出力される０以上
の各回路が基準電圧発生出力回路ＲＥＦを構成する。こ
の基準電圧発生出力回路ＲＥＦは、次のようなＡ／Ｄ変
換回路を構成する分圧抵抗回路、電圧比較回路ＶＣ、デ
コーダ回路ＤＥＣ及び論理回路ＬＯＧ等とともに１つの
半導体集積回路装置に構成される。
上記基準電圧ＶＲＨとＶＲＬは、分圧抵抗回路の両端に
供給される０分圧抵抗回路を構成する抵抗Ｒは、上記基
準電圧ＶＲＨ−ＶＲＬを２Ｎ等分して、Ｎビットのディ
ジタル信号Ｄｏｕｔに変換するためのスレッショルド電
圧を形成する。
供給される０分圧抵抗回路を構成する抵抗Ｒは、上記基
準電圧ＶＲＨ−ＶＲＬを２Ｎ等分して、Ｎビットのディ
ジタル信号Ｄｏｕｔに変換するためのスレッショルド電
圧を形成する。
上記分圧抵抗回路により形成された各スレッショルド電
圧は、ＣＭＯ５差動回路から構成される電圧比較回路Ｖ
ＣＩ〜ＶＣｎの一方の入力に供給される。電圧比較回路
の他方の入力には、入力アナログ信号Ｖｉａが共通に供
給される０例えば、上記のようにＮビットのディジタル
信号Ｄｏｕｔを得る場合、電圧比較回路の数ｎは、２’
−１の２５５個になる。そこで、同図に示すような全並
列型に代え、直並列型を用いるものとしてもよい、この
直並列型は、上位ビット群（例えば４ビツト）に対して
並列Ａ／Ｄ変換を行い、その結果を入力アナログ信号か
らアナログ減算し、減算結果をまた下位ビット群（例え
ば４ビツト）として並列Ａ／Ｄ変換動作を行う。この構
成では、比較部が実質的に２組の４ビツト構成の並列型
Ａ／Ｄ変換回路に減算回路を加えるという簡単な構成に
できる。
圧は、ＣＭＯ５差動回路から構成される電圧比較回路Ｖ
ＣＩ〜ＶＣｎの一方の入力に供給される。電圧比較回路
の他方の入力には、入力アナログ信号Ｖｉａが共通に供
給される０例えば、上記のようにＮビットのディジタル
信号Ｄｏｕｔを得る場合、電圧比較回路の数ｎは、２’
−１の２５５個になる。そこで、同図に示すような全並
列型に代え、直並列型を用いるものとしてもよい、この
直並列型は、上位ビット群（例えば４ビツト）に対して
並列Ａ／Ｄ変換を行い、その結果を入力アナログ信号か
らアナログ減算し、減算結果をまた下位ビット群（例え
ば４ビツト）として並列Ａ／Ｄ変換動作を行う。この構
成では、比較部が実質的に２組の４ビツト構成の並列型
Ａ／Ｄ変換回路に減算回路を加えるという簡単な構成に
できる。
このような直並列型とすることによって、上記のように
８ビツトの出力信号を得る場合、電圧比較回路の数は（
２’−１）Ｘ２の３０個のように全並列構成に比べて大
幅に低減できる。
８ビツトの出力信号を得る場合、電圧比較回路の数は（
２’−１）Ｘ２の３０個のように全並列構成に比べて大
幅に低減できる。
上記電圧比較回路ＶＣ１〜ＶＣｎの出力信号は、デコー
ダ回路ＤＥＣに入力され、ここでバイナリ−構成のディ
ジタル出力信号Ｄｏｕｔに変化される。
ダ回路ＤＥＣに入力され、ここでバイナリ−構成のディ
ジタル出力信号Ｄｏｕｔに変化される。
このディジタル信号Ｄｏｕｔは、所定のディジタル回路
ＬＯＧに入力され、ここで他のディジタル信号ととも論
理処理が行われる。
ＬＯＧに入力され、ここで他のディジタル信号ととも論
理処理が行われる。
この実施例では、上記基準電圧発生出力回路ＲＥＦの出
力電流能力が約１ｍＡ程度と小さいことに対応して、動
作電源電圧に対して上記基準電圧ＶＲＨ−ＶＲＬば比較
的小さくされる。言い換えるならば、絶対値的な入力ダ
イナミックレンジを小さく制限する。このような構成を
採ることにより、抵抗Ｒの抵抗値をそれ程大きくしなく
ても分圧抵抗回路に流れる電流を小さく抑えることがで
きる。これによって、単位の抵抗素子のサイズを小さく
できるから高集積化が可能になる。なお、上記のような
絶対値的な入力ダイナミックレンジを狭くすることに対
応して、入力アナログ信号■ｉｎは、必要に応じて分圧
回路等のレベル減衰回路を介して供給されるものである
。
力電流能力が約１ｍＡ程度と小さいことに対応して、動
作電源電圧に対して上記基準電圧ＶＲＨ−ＶＲＬば比較
的小さくされる。言い換えるならば、絶対値的な入力ダ
イナミックレンジを小さく制限する。このような構成を
採ることにより、抵抗Ｒの抵抗値をそれ程大きくしなく
ても分圧抵抗回路に流れる電流を小さく抑えることがで
きる。これによって、単位の抵抗素子のサイズを小さく
できるから高集積化が可能になる。なお、上記のような
絶対値的な入力ダイナミックレンジを狭くすることに対
応して、入力アナログ信号■ｉｎは、必要に応じて分圧
回路等のレベル減衰回路を介して供給されるものである
。
このようなことが出来るのは、この実施例のＡ／Ｄ変換
回路が、同一半導体集積回路装置に形成される特定のデ
ィジタル回路ＬＯＧの入力信号を形成するものであり、
Ａ／Ｄ変換回路の用途が特定されてているから、それに
応じて上記のように入力ダイナミックレンジを固定的に
設定しても何等問題にならない。
回路が、同一半導体集積回路装置に形成される特定のデ
ィジタル回路ＬＯＧの入力信号を形成するものであり、
Ａ／Ｄ変換回路の用途が特定されてているから、それに
応じて上記のように入力ダイナミックレンジを固定的に
設定しても何等問題にならない。
このｉ成においては、入力ダイナミックレンジを設定す
る外部回路及び外部端子を削減できる。
る外部回路及び外部端子を削減できる。
これによって、Ａ／Ｄ変換回路を内蔵する半導体集積回
路装置の外部端子数を低減できるともに、それに接続さ
れる外部部品を低減できる。
路装置の外部端子数を低減できるともに、それに接続さ
れる外部部品を低減できる。
この実施例においては、上記のように基準電圧発生出力
回路ＲＥＦの電流供給能力が比較的小さいことを補うた
めに、例えば第２図に示すような電圧比較回路を構成す
る差動ＭＯＳ Ｆ ＥＴ回路における差動ＭＯ３ＦＥＴ
ＱＩとＣ２の必要最小にサイズを小さく形成する。これ
によって、そのゲートとソース間のオーバーラツプ容量
も低減できるから、入力アナログ信号Ｖｉｎの変化分が
上記ゲート、ソース間のオーバーランプ容量（寄生容り
Ｃ１と０２を介してスレッショルド電圧ＶＲ側へのリー
ク量を低減できる。これによって、上記のらな内蔵され
た比較的小さな電流供給能力しか持たない基準電圧発生
出力回路ＲＥＦを用いつつ、所望の精度のＡ／Ｄ変換動
作を維持することができる。
回路ＲＥＦの電流供給能力が比較的小さいことを補うた
めに、例えば第２図に示すような電圧比較回路を構成す
る差動ＭＯＳ Ｆ ＥＴ回路における差動ＭＯ３ＦＥＴ
ＱＩとＣ２の必要最小にサイズを小さく形成する。これ
によって、そのゲートとソース間のオーバーラツプ容量
も低減できるから、入力アナログ信号Ｖｉｎの変化分が
上記ゲート、ソース間のオーバーランプ容量（寄生容り
Ｃ１と０２を介してスレッショルド電圧ＶＲ側へのリー
ク量を低減できる。これによって、上記のらな内蔵され
た比較的小さな電流供給能力しか持たない基準電圧発生
出力回路ＲＥＦを用いつつ、所望の精度のＡ／Ｄ変換動
作を維持することができる。
なお、上記差動ＭＯＳ Ｆ ＥＴ回路は、Ｎチャンネル
ＭＯ３ＦＥＴＱＩとＣ２が差動形態にされ、そのドレイ
ンには電流ミラー形態にされたＰチャンネルＭＯ３ＦＥ
ＴＱ３とＣ４が設けられ、アクティブ負荷回路を構成す
る。上記差動ＭＯ３ＦＥＴＱＩとＣ２の共通ソースには
、定電流源１ｏが設けられる。差動ＭＯ３ＦＥＴＱ２の
ドレイン出力ＯＵＴは、適当な出力回路を介してデコー
ダ回路ＤＥＣに供給される。
ＭＯ３ＦＥＴＱＩとＣ２が差動形態にされ、そのドレイ
ンには電流ミラー形態にされたＰチャンネルＭＯ３ＦＥ
ＴＱ３とＣ４が設けられ、アクティブ負荷回路を構成す
る。上記差動ＭＯ３ＦＥＴＱＩとＣ２の共通ソースには
、定電流源１ｏが設けられる。差動ＭＯ３ＦＥＴＱ２の
ドレイン出力ＯＵＴは、適当な出力回路を介してデコー
ダ回路ＤＥＣに供給される。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）入力ダイナミックレンジのハイレベル側とロウレ
ベルの基準電圧を発生させる基準電圧発生回路及び上記
基準電圧発生回路により形成されたハイレベル側及びロ
ウレベル側の基準電圧を分圧抵抗回路に供給するボルテ
ィージフォロワ構成にされたＣＭＯＳ演算増幅回路も半
導体集積回路装置に内蔵させることにより、基準電圧を
供給するための外部回路が不要となり、回路の簡素化が
可能になるという効果が得られる。
る。すなわち、 （１）入力ダイナミックレンジのハイレベル側とロウレ
ベルの基準電圧を発生させる基準電圧発生回路及び上記
基準電圧発生回路により形成されたハイレベル側及びロ
ウレベル側の基準電圧を分圧抵抗回路に供給するボルテ
ィージフォロワ構成にされたＣＭＯＳ演算増幅回路も半
導体集積回路装置に内蔵させることにより、基準電圧を
供給するための外部回路が不要となり、回路の簡素化が
可能になるという効果が得られる。
（２）入力ダイナミックレンジを決定するハイレベルと
ロウレベルの差電圧を比較的小さな値に設定することに
よって、分圧抵抗回路の抵抗値を大きく設定することな
く、出力回路を構成するＣＭＯＳ演算増幅回路の電流供
給能力を小さく抑えることができるという効果が得られ
る。
ロウレベルの差電圧を比較的小さな値に設定することに
よって、分圧抵抗回路の抵抗値を大きく設定することな
く、出力回路を構成するＣＭＯＳ演算増幅回路の電流供
給能力を小さく抑えることができるという効果が得られ
る。
（３）上記伐）により、分圧抵抗回路における単位抵抗
の抵抗値が小さくできるから高集積化が可能になるとい
う効果が得られる。
の抵抗値が小さくできるから高集積化が可能になるとい
う効果が得られる。
（４）電圧比較回路を構成する差動ＭＯ３ＦＥＴのサイ
ズを必要最小に設定することによって、入力アナログ信
号の変化分によって、スレッショルド電位側へのリーク
を小さくできる。これによって、上記比較的電流能力の
小さな基準電圧を用いつつ、所望のＡ／Ｄ変換精度を得
ることができるという効果が得られる。
ズを必要最小に設定することによって、入力アナログ信
号の変化分によって、スレッショルド電位側へのリーク
を小さくできる。これによって、上記比較的電流能力の
小さな基準電圧を用いつつ、所望のＡ／Ｄ変換精度を得
ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、基準電圧発生
回路は、直列抵抗Ｒ１〜Ｒ３を用いるもの他、適当な定
電電圧素子を含む構成としてもよい、また、温度補償や
電源補償用機能を持つ定電圧回路を用いるものであてっ
もよい。
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、基準電圧発生
回路は、直列抵抗Ｒ１〜Ｒ３を用いるもの他、適当な定
電電圧素子を含む構成としてもよい、また、温度補償や
電源補償用機能を持つ定電圧回路を用いるものであてっ
もよい。
この発明は、半導体集積回路装置により構成されるＣＭ
ＯＳ構成のＡ／Ｄ変換回路として広く利用できるもので
ある。
ＯＳ構成のＡ／Ｄ変換回路として広く利用できるもので
ある。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、入力ダイナミックレンジのハイレベル側と
ロウレベルの基準電圧を発生させる基準電圧発生回路と
上記基準電圧発生回路により形成されたハイレベル側及
びロウレベル側の基準電圧を上記分圧抵抗に供給するボ
ルティージフォロワ構成にされたＣＭＯＳ演算増幅回路
も半導体集積回路装置に内蔵させることにより、基準電
圧を供給するための外部回路及び外部端子が不要となり
回路の簡素化が可能になる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、入力ダイナミックレンジのハイレベル側と
ロウレベルの基準電圧を発生させる基準電圧発生回路と
上記基準電圧発生回路により形成されたハイレベル側及
びロウレベル側の基準電圧を上記分圧抵抗に供給するボ
ルティージフォロワ構成にされたＣＭＯＳ演算増幅回路
も半導体集積回路装置に内蔵させることにより、基準電
圧を供給するための外部回路及び外部端子が不要となり
回路の簡素化が可能になる。
第１図は、この発明に係るＡ／Ｄ変換回路の一実施例を
示す要部回路図、 第２図は、電圧比較回路を構成する差動ＭＯ５ＦＥＴ回
路の一例を示す回路図である。 ＲＥＦ・・基準電圧発生出力回路、ＯＰＩ、ＯＦ２・・
ＣＭＯ５演算増幅回路、ＶＣ１〜ｖＣｎ・・ＣＭＯＳ電
圧比較回路、ＤＥＣ・・デコーダ回路、ＬＯＧ・・ディ
ジタル回路 第１図 第２図
示す要部回路図、 第２図は、電圧比較回路を構成する差動ＭＯ５ＦＥＴ回
路の一例を示す回路図である。 ＲＥＦ・・基準電圧発生出力回路、ＯＰＩ、ＯＦ２・・
ＣＭＯ５演算増幅回路、ＶＣ１〜ｖＣｎ・・ＣＭＯＳ電
圧比較回路、ＤＥＣ・・デコーダ回路、ＬＯＧ・・ディ
ジタル回路 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、同一の半導体基板上において構成され、入力ダイナ
ミックレンジのハイレベル側とロウレベルの基準電圧を
発生させる基準電圧発生回路と、上記基準電圧発生回路
により形成されたハイレベル側及びロウレベル側の基準
電圧をそれぞれ受るボルティージフォロワ構成にされた
ＣＭＯＳ演算増幅回路と、上記ＣＭＯＳ演算増幅回路の
出力端子の両端に設けられた分圧抵抗回路と、上記分圧
抵抗により形成された各分圧電圧と入力アナログ信号を
受ける電圧比較回路とを含むことを特徴とするＡ／Ｄ変
換回路。 ２、上記基準電圧発生回路により形成されるハイレベル
側とロウレベル側の基準電圧差は、電源電圧に対して比
較的小さく設定されるものであり、電圧比較回路を構成
する差動ＭＯＳＦＥＴは、そのサイズが比較的小さく設
定されるものであることを特徴とする特許請求の範囲第
１項記載のＡ／Ｄ変換回路。 ３、上記Ａ／Ｄ変換回路は、その出力信号を受けるディ
ジタル情報処理回路とともに１チップの半導体集積回路
装置に形成されるものであることを特徴とする特許請求
の範囲第１又は第２項記載のＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19984488A JPH0250523A (ja) | 1988-08-12 | 1988-08-12 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19984488A JPH0250523A (ja) | 1988-08-12 | 1988-08-12 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0250523A true JPH0250523A (ja) | 1990-02-20 |
Family
ID=16414590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19984488A Pending JPH0250523A (ja) | 1988-08-12 | 1988-08-12 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0250523A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6633247B2 (en) | 2000-02-14 | 2003-10-14 | Sumitomo Metal Industries, Ltd. | Logarithmic a/d converter, method of logarithmic a/d conversion logarithmic d/a converter, method of logarithmic d/a conversion, and system for measuring physical quantity |
| EP1372268A2 (en) * | 2002-06-14 | 2003-12-17 | Broadcom Corporation | A reference ladder having improved feedback stability |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5455155A (en) * | 1977-10-12 | 1979-05-02 | Fujitsu Ltd | Analog-to-digital converter |
| JPS58138122A (ja) * | 1982-02-12 | 1983-08-16 | Matsushita Electric Ind Co Ltd | 並列型アナログ・デイジタル変換器 |
| JPS58181311A (ja) * | 1982-04-16 | 1983-10-24 | Toshiba Corp | 基準電位発生回路 |
-
1988
- 1988-08-12 JP JP19984488A patent/JPH0250523A/ja active Pending
Patent Citations (3)
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