JPH1117543A - 逐次比較型ａｄコンバ−タ - Google Patents
逐次比較型ａｄコンバ−タInfo
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- JPH1117543A JPH1117543A JP17917097A JP17917097A JPH1117543A JP H1117543 A JPH1117543 A JP H1117543A JP 17917097 A JP17917097 A JP 17917097A JP 17917097 A JP17917097 A JP 17917097A JP H1117543 A JPH1117543 A JP H1117543A
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- capacitor
- capacitor array
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Abstract
(57)【要約】
【課題】 コンデンサアレイを使用した逐次比較型ＡＤ
コンバータにおいて、コンデンサアレイの電荷抜けを防
止し、高精度で低消費電力なコンバータを得る。 【解決手段】 コンデンサアレイ１０のスイッチ２０の
タイミングをずらすことによりコンデンサアレイ１０の
共通端子に発生するアンダーシュートを防止し、コンデ
ンサアレイ１０の共通端子に基準電圧３を印加するスイ
ッチＳＷ０にＮチャネルトランジスタを使用することで
オーバーシュートに対してもコンデンサアレイ１０に充
電された電荷抜けを防止する構成とした。
コンバータにおいて、コンデンサアレイの電荷抜けを防
止し、高精度で低消費電力なコンバータを得る。 【解決手段】 コンデンサアレイ１０のスイッチ２０の
タイミングをずらすことによりコンデンサアレイ１０の
共通端子に発生するアンダーシュートを防止し、コンデ
ンサアレイ１０の共通端子に基準電圧３を印加するスイ
ッチＳＷ０にＮチャネルトランジスタを使用することで
オーバーシュートに対してもコンデンサアレイ１０に充
電された電荷抜けを防止する構成とした。
Description
【０００１】
【発明の属する技術分野】本発明はコンデンサアレイを
使用した逐次比較型ＡＤコンバータに関する。
使用した逐次比較型ＡＤコンバータに関する。
【０００２】
【従来の技術】図４は、従来のコンデンサアレイを使用
した６ビット逐次比較型ＡＤコンバータの構成の概略を
示すを示す図である。図４において、１は正側基準電位
（ＶＤＤ）、２は負側基準電位（ＧＮＤ）、３は基準電
位、４はアナログ信号、１０はそれぞれ重み付けされた
（容量の異なる）コンデンサ１Ｃ〜３２Ｃで構成される
コンデンサアレイである。２０はアナログスイッチ群
で、コンデンサアレイ１０の各コンデンサの一端に、ア
ナログ信号４，正側基準電位１，負側基準電位２の何れ
か一つを選択して印加するためのアナログスイッチ群、
３０はアナログスイッチ群２０の各スイッチを所定のタ
イミングで動作させる制御回路、４０はコンパレータで
ある。またＳＷ０は重み付けされたコンデンサアレイ１
０の共通端と基準電位３との間をＯＮ／ＯＦＦするアナ
ログスイッチである。
した６ビット逐次比較型ＡＤコンバータの構成の概略を
示すを示す図である。図４において、１は正側基準電位
（ＶＤＤ）、２は負側基準電位（ＧＮＤ）、３は基準電
位、４はアナログ信号、１０はそれぞれ重み付けされた
（容量の異なる）コンデンサ１Ｃ〜３２Ｃで構成される
コンデンサアレイである。２０はアナログスイッチ群
で、コンデンサアレイ１０の各コンデンサの一端に、ア
ナログ信号４，正側基準電位１，負側基準電位２の何れ
か一つを選択して印加するためのアナログスイッチ群、
３０はアナログスイッチ群２０の各スイッチを所定のタ
イミングで動作させる制御回路、４０はコンパレータで
ある。またＳＷ０は重み付けされたコンデンサアレイ１
０の共通端と基準電位３との間をＯＮ／ＯＦＦするアナ
ログスイッチである。
【０００３】１Ｃ〜３２Ｃの重み付けされたコンデンサ
アレイに、アナログスイッチＳＷ０をＯＮして基準電位
３（通常は正側基準電位１と負側基準電位２の中点の電
位）を印加してコンデンサアレイ１０を基準電位とする
と共に、アナログスイッチＳＷ１〜ＳＷ７を動作させて
各コンデンサにアナログ信号を充電（サンプリング）す
る。次にアナログスイッチＳＷ０をＯＦＦし、スイッチ
ＳＷ１〜ＳＷ７を動作させて、この充電されたアナログ
信号を重み付けに従って、すなわち各コンデンサ別に、
正側基準電位１または負側基準電位２をそれぞれ印加
し、その出力を基準電位３とコンパレータ４０で比較す
ることを６回繰り返すことで、変換されたディジタル信
号を得ている。
アレイに、アナログスイッチＳＷ０をＯＮして基準電位
３（通常は正側基準電位１と負側基準電位２の中点の電
位）を印加してコンデンサアレイ１０を基準電位とする
と共に、アナログスイッチＳＷ１〜ＳＷ７を動作させて
各コンデンサにアナログ信号を充電（サンプリング）す
る。次にアナログスイッチＳＷ０をＯＦＦし、スイッチ
ＳＷ１〜ＳＷ７を動作させて、この充電されたアナログ
信号を重み付けに従って、すなわち各コンデンサ別に、
正側基準電位１または負側基準電位２をそれぞれ印加
し、その出力を基準電位３とコンパレータ４０で比較す
ることを６回繰り返すことで、変換されたディジタル信
号を得ている。
【０００４】すなわちサンプリング時にはアナログ信号
４の電位を基準電位３に対して各コンデンサに充電を行
い、次に最初のｂｉｔ判定では、各スイッチＳＷ１〜Ｓ
Ｗ７を各コンデンサ別に、正側基準電位１または負側基
準電位２と接続してホールドすると共に、アナログ信号
が基準電位３よりも高いか低いかを、コンパレータ４０
によって判定しながらディジタル信号を得ている。
４の電位を基準電位３に対して各コンデンサに充電を行
い、次に最初のｂｉｔ判定では、各スイッチＳＷ１〜Ｓ
Ｗ７を各コンデンサ別に、正側基準電位１または負側基
準電位２と接続してホールドすると共に、アナログ信号
が基準電位３よりも高いか低いかを、コンパレータ４０
によって判定しながらディジタル信号を得ている。
【０００５】
【発明が解決しようとする課題】従来の逐次比較型ＡＤ
コンバータでは、上述のようにアナログスイッチによっ
て各コンデンサ別に正側基準電位または負側基準電位を
同時に印加することで、先に充電されたアナログ信号に
応じた電位を出力する構成となっている。然しながら正
側基準電位及び負側基準電位をアナログスイッチによっ
て印加するタイミングは、素子整合等のズレにより完全
に同時にはできないため、正側基準電位もしくは負側基
準電位の何れかが先に印加されることになり、スイッチ
のタイミングがズレた期間だけコンデンサアレイの出力
には、アナログ信号を充電した際の基準電位３に充電さ
れたアナログ信号を加算した電位が発生する。この時ア
ナログスイッチの基板電位が、それぞれ正側基準電位お
よび負側基準電位と同電位である場合には、アナログス
イッチを構成するトランジスタのＰ−Ｎ接合を介してコ
ンデンサアレイの電荷が基板に抜けて行くことになり、
先に充電されたアナログ信号に応じた電荷が変化してし
まい変換誤差が生じる。コンデンサアレイを使用した逐
次比較型ＡＤコンバータは、特にＩＣ化する場合にコン
デンサ間の精度が取り易いということで多く使用される
が、通常集積回路は基板とトランジスタの分離にＰ−Ｎ
接合を用いているため、電源電圧範囲を超える電位が発
生すると、リーク電流として基板に電流が流れてしま
い、これによる変換誤差が生じるという問題点があっ
た。
コンバータでは、上述のようにアナログスイッチによっ
て各コンデンサ別に正側基準電位または負側基準電位を
同時に印加することで、先に充電されたアナログ信号に
応じた電位を出力する構成となっている。然しながら正
側基準電位及び負側基準電位をアナログスイッチによっ
て印加するタイミングは、素子整合等のズレにより完全
に同時にはできないため、正側基準電位もしくは負側基
準電位の何れかが先に印加されることになり、スイッチ
のタイミングがズレた期間だけコンデンサアレイの出力
には、アナログ信号を充電した際の基準電位３に充電さ
れたアナログ信号を加算した電位が発生する。この時ア
ナログスイッチの基板電位が、それぞれ正側基準電位お
よび負側基準電位と同電位である場合には、アナログス
イッチを構成するトランジスタのＰ−Ｎ接合を介してコ
ンデンサアレイの電荷が基板に抜けて行くことになり、
先に充電されたアナログ信号に応じた電荷が変化してし
まい変換誤差が生じる。コンデンサアレイを使用した逐
次比較型ＡＤコンバータは、特にＩＣ化する場合にコン
デンサ間の精度が取り易いということで多く使用される
が、通常集積回路は基板とトランジスタの分離にＰ−Ｎ
接合を用いているため、電源電圧範囲を超える電位が発
生すると、リーク電流として基板に電流が流れてしま
い、これによる変換誤差が生じるという問題点があっ
た。
【０００６】本発明はかかる問題点を解決するためにな
されたものであり、コンデンサアレイの電荷抜けを防止
し、低消費電力で正確な変換が可能な高精度の逐次比較
型ＡＤコンバータを提供することを目的としている。
されたものであり、コンデンサアレイの電荷抜けを防止
し、低消費電力で正確な変換が可能な高精度の逐次比較
型ＡＤコンバータを提供することを目的としている。
【０００７】
【課題を解決するための手段】本発明に係わる逐次比較
型ＡＤコンバータは、それぞれ重み付けされた複数のコ
ンデンサからなるコンデンサアレイと、このコンデンサ
アレイの各コンデンサの一端に基準電位をＯＮ／ＯＦＦ
するためのスイッチＳＷ０と、このコンデンサアレイの
各コンデンサの他の一端にそれぞれアナログ信号，正側
基準電位または負側基準電位の一つを選択して印加する
ためのスイッチ群と、サンプリング時に前記スイッチＳ
Ｗ０をＯＮして前記基準電位を印加すると共に前記スイ
ッチ群を動作させて全コンデンサにアナログ信号を供給
し、逐次比較時に前記スイッチＳＷ０をＯＦＦすると共
に前記スイッチ群を動作させて各コンデンサの前記他の
一方の端に前記正側基準電位または前記負側基準電位を
それぞれ印加する制御を行う制御回路と、前記一方の端
から出力されるサンプリング電位を前記基準電位と比較
するコンパレータとで構成され、前記アナログ信号をＮ
ビットのディジタル信号に逐次変換する逐次比較型ＡＤ
コンバータにおいて、前記スイッチＳＷ０をＮチャネル
トランジスタで構成する手段、前記コンデンサのＭＳＢ
側のコンデンサを分割し、前記逐次比較時にそれぞれ別
々に制御する手段を備えたことを特徴とする。
型ＡＤコンバータは、それぞれ重み付けされた複数のコ
ンデンサからなるコンデンサアレイと、このコンデンサ
アレイの各コンデンサの一端に基準電位をＯＮ／ＯＦＦ
するためのスイッチＳＷ０と、このコンデンサアレイの
各コンデンサの他の一端にそれぞれアナログ信号，正側
基準電位または負側基準電位の一つを選択して印加する
ためのスイッチ群と、サンプリング時に前記スイッチＳ
Ｗ０をＯＮして前記基準電位を印加すると共に前記スイ
ッチ群を動作させて全コンデンサにアナログ信号を供給
し、逐次比較時に前記スイッチＳＷ０をＯＦＦすると共
に前記スイッチ群を動作させて各コンデンサの前記他の
一方の端に前記正側基準電位または前記負側基準電位を
それぞれ印加する制御を行う制御回路と、前記一方の端
から出力されるサンプリング電位を前記基準電位と比較
するコンパレータとで構成され、前記アナログ信号をＮ
ビットのディジタル信号に逐次変換する逐次比較型ＡＤ
コンバータにおいて、前記スイッチＳＷ０をＮチャネル
トランジスタで構成する手段、前記コンデンサのＭＳＢ
側のコンデンサを分割し、前記逐次比較時にそれぞれ別
々に制御する手段を備えたことを特徴とする。
【０００８】また前記制御回路は、前記逐次比較時の最
初のシーケンス時に、ＬＳＢ側のコンデンサを正側基準
電位と接続し、その後前記分割したＭＳＢ側のコンデン
サの一方を前記負側基準電位と接続する手段を備えたこ
とを特徴とする。
初のシーケンス時に、ＬＳＢ側のコンデンサを正側基準
電位と接続し、その後前記分割したＭＳＢ側のコンデン
サの一方を前記負側基準電位と接続する手段を備えたこ
とを特徴とする。
【０００９】また前記制御回路は、前記逐次比較時の最
初のシーケンス時に、ＬＳＢ側のコンデンサを正側基準
電位と接続し、その後前記分割したＭＳＢ側コンデンサ
の一方を前記負側基準電位と接続し、前記一方の端から
出力される前記サンプリング電位が前記基準電位より低
ければ次のシーケンスに進み、前記一方の端から出力さ
れる電位が前記基準電位より高ければ前記分割したＭＳ
Ｂ側コンデンサの他の一方も前記負側基準電位と接続
し、この状態でサンプリング電圧が前記基準電位より高
いか低いかを比較して次のシーケンスに進む手段を備え
たことを特徴とする。
初のシーケンス時に、ＬＳＢ側のコンデンサを正側基準
電位と接続し、その後前記分割したＭＳＢ側コンデンサ
の一方を前記負側基準電位と接続し、前記一方の端から
出力される前記サンプリング電位が前記基準電位より低
ければ次のシーケンスに進み、前記一方の端から出力さ
れる電位が前記基準電位より高ければ前記分割したＭＳ
Ｂ側コンデンサの他の一方も前記負側基準電位と接続
し、この状態でサンプリング電圧が前記基準電位より高
いか低いかを比較して次のシーケンスに進む手段を備え
たことを特徴とする。
【００１０】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。図１は、本発明の逐次比較型ＡＤコ
ンバータの一実施形態を説明するための回路構成を示す
ブロック図であり、６ビット逐次比較型ＡＤコンバータ
のサンプリング時の状態を示す。図１において、１は正
側基準電位（ＶＤＤ）、２は負側基準電位（ＧＮＤ）、
３は基準電位、４はアナログ信号、１０はそれぞれ重み
付けされた（容量の異なる）コンデンサ１Ｃ〜１６Ｃで
構成されるコンデンサアレイである。２０はアナログス
イッチ群で、コンデンサアレイ１０の各コンデンサに、
アナログ信号４，正側基準電位１，負側基準電位２の何
れか一つを選択して印加する動作を行う。３０はアナロ
グスイッチ群２０の各スイッチを所定のタイミングで動
作させる制御回路、４０はコンパレータである。またＳ
Ｗ０は重み付けされたコンデンサアレイ１０の共通端と
基準電位３との間をＯＮ／ＯＦＦするＮチャネルトラン
ジスタのみで構成されたアナログスイッチである。なお
本実施形態におけるコンデンサの重み付けは、従来の構
成の最上位ビットの３２Ｃを二分割して、１６Ｃを二つ
にしている（ＭＳＢ側の容量の分割比は任意である）。
参照して説明する。図１は、本発明の逐次比較型ＡＤコ
ンバータの一実施形態を説明するための回路構成を示す
ブロック図であり、６ビット逐次比較型ＡＤコンバータ
のサンプリング時の状態を示す。図１において、１は正
側基準電位（ＶＤＤ）、２は負側基準電位（ＧＮＤ）、
３は基準電位、４はアナログ信号、１０はそれぞれ重み
付けされた（容量の異なる）コンデンサ１Ｃ〜１６Ｃで
構成されるコンデンサアレイである。２０はアナログス
イッチ群で、コンデンサアレイ１０の各コンデンサに、
アナログ信号４，正側基準電位１，負側基準電位２の何
れか一つを選択して印加する動作を行う。３０はアナロ
グスイッチ群２０の各スイッチを所定のタイミングで動
作させる制御回路、４０はコンパレータである。またＳ
Ｗ０は重み付けされたコンデンサアレイ１０の共通端と
基準電位３との間をＯＮ／ＯＦＦするＮチャネルトラン
ジスタのみで構成されたアナログスイッチである。なお
本実施形態におけるコンデンサの重み付けは、従来の構
成の最上位ビットの３２Ｃを二分割して、１６Ｃを二つ
にしている（ＭＳＢ側の容量の分割比は任意である）。
【００１１】次に動作について説明する。図１に示すよ
うにサンプリング時には、アナログスイッチＳＷ１〜Ｓ
Ｗ８は全て、アナログ信号４を各重み付けされたコンデ
ンサアレイ１０に供給する状態に接続されている。また
アナログスイッチＳＷ０はＯＮ状態となっており、コン
デンサアレイ１０に基準電位３を供給している。この状
態でコンデンサアレイ１０に基準電位３を基準としてア
ナログ信号４を充電し、充電が終了した段階で逐次比較
を開始する。
うにサンプリング時には、アナログスイッチＳＷ１〜Ｓ
Ｗ８は全て、アナログ信号４を各重み付けされたコンデ
ンサアレイ１０に供給する状態に接続されている。また
アナログスイッチＳＷ０はＯＮ状態となっており、コン
デンサアレイ１０に基準電位３を供給している。この状
態でコンデンサアレイ１０に基準電位３を基準としてア
ナログ信号４を充電し、充電が終了した段階で逐次比較
を開始する。
【００１２】図２は、逐次比較を行う状態を示す図であ
る。逐次比較では、アナログスイッチＳＷ０はＯＦＦさ
れ、スイッチＳＷ１〜ＳＷ６は正側基準電位１を接続
し、スイッチＳＷ７は負側基準電位２を接続し、スイッ
チＳＷ８は全てＯＦＦ状態とする。なお、この逐次比較
状態に移行する際に、本実施形態ではアンダーシュート
が生じないように、ＳＷ１〜ＳＷ６を先に接続し、ＳＷ
７を遅れて接続するように動作させる。この状態でコン
デンサアレイ１０からの出力と、基準電位３をコンパレ
ータ４０で比較する。
る。逐次比較では、アナログスイッチＳＷ０はＯＦＦさ
れ、スイッチＳＷ１〜ＳＷ６は正側基準電位１を接続
し、スイッチＳＷ７は負側基準電位２を接続し、スイッ
チＳＷ８は全てＯＦＦ状態とする。なお、この逐次比較
状態に移行する際に、本実施形態ではアンダーシュート
が生じないように、ＳＷ１〜ＳＷ６を先に接続し、ＳＷ
７を遅れて接続するように動作させる。この状態でコン
デンサアレイ１０からの出力と、基準電位３をコンパレ
ータ４０で比較する。
【００１３】上述したように本実施形態では、コンデン
サ３２Ｃの重み付けを二分割して、コンデンサ１６Ｃ＋
コンデンサ１６Ｃとしており、もう一方のコンデンサ１
６ＣはＳＷ８が全てＯＦＦとなっているから、コンデン
サアレイ１０は（１６／６４）のオフセットをもって出
力される。従ってコンデンサアレイ１０のスイッチ切り
換え時に発生するアンダーシュートに対して、（１６／
６４）×（正側基準電位１−負側基準電位２）の余裕が
生まれることになる。またアナログスイッチＳＷ０がＮ
チャネルトランジスタのみで構成されているので、オー
バーシュートが発生しても正側基準電位１に対しては、
Ｐ−Ｎ接合が逆方向となるため、電荷が抜ける要因とは
ならない。
サ３２Ｃの重み付けを二分割して、コンデンサ１６Ｃ＋
コンデンサ１６Ｃとしており、もう一方のコンデンサ１
６ＣはＳＷ８が全てＯＦＦとなっているから、コンデン
サアレイ１０は（１６／６４）のオフセットをもって出
力される。従ってコンデンサアレイ１０のスイッチ切り
換え時に発生するアンダーシュートに対して、（１６／
６４）×（正側基準電位１−負側基準電位２）の余裕が
生まれることになる。またアナログスイッチＳＷ０がＮ
チャネルトランジスタのみで構成されているので、オー
バーシュートが発生しても正側基準電位１に対しては、
Ｐ−Ｎ接合が逆方向となるため、電荷が抜ける要因とは
ならない。
【００１４】そして、この状態で基準電位３とコンデン
サアレイ１０からの出力とを、コンパレータ４０で比較
する。この結果、コンデンサアレイ１０からの出力が基
準電位３よりも低ければ、上述したオフセットを加味し
たとしても、アナログ信号が基準電位３よりも高い（ア
ナログ信号とコンデンサアレイの出力は逆の関係になっ
ている）のは明らかであるので、最初のビットは「１」
となる。
サアレイ１０からの出力とを、コンパレータ４０で比較
する。この結果、コンデンサアレイ１０からの出力が基
準電位３よりも低ければ、上述したオフセットを加味し
たとしても、アナログ信号が基準電位３よりも高い（ア
ナログ信号とコンデンサアレイの出力は逆の関係になっ
ている）のは明らかであるので、最初のビットは「１」
となる。
【００１５】またコンデンサアレイ１０の出力が基準電
位３よりも高ければ、最初のビットは「１」か「０」の
何方かであるので、この場合は図３に示すように、ＳＷ
８を動作させてもう一方のコンデンサ１６Ｃと負側基準
電位２とを接続する。この時コンデンサアレイ１０から
の出力は、（１６／６４）×（正側基準電位１−負側基
準電位２）よりも高いことは判っているため、アンダシ
ュートが生じても負側基準電位２を下回ることはないの
で、負側基準電位２に対しても電荷抜けは起こさない。
位３よりも高ければ、最初のビットは「１」か「０」の
何方かであるので、この場合は図３に示すように、ＳＷ
８を動作させてもう一方のコンデンサ１６Ｃと負側基準
電位２とを接続する。この時コンデンサアレイ１０から
の出力は、（１６／６４）×（正側基準電位１−負側基
準電位２）よりも高いことは判っているため、アンダシ
ュートが生じても負側基準電位２を下回ることはないの
で、負側基準電位２に対しても電荷抜けは起こさない。
【００１６】この状態で基準電位３とコンデンサアレイ
１０からの出力をコンパレータ４０で比較し、この結果
コンデンサアレイ１０からの出力が基準電位３よりも低
ければ最初のビットは「１」となり、高ければ最初のビ
ットは「０」となる。以降のビットについては、アンダ
ーシュートに関しては、（１６／６４）×（正側基準電
位１−負側基準電位２）以上の余裕があるので、スイッ
チＳＷ１〜８及びアナログスイッチＳＷ０の寄生容量等
の寄生容量と、コンデンサアレイ１０の容量値の比を、
問題のないレベルとすることで、電荷抜けを起こすこと
なく充電されたアナログ信号を正確に保持したまま比較
動作を行うことができる。
１０からの出力をコンパレータ４０で比較し、この結果
コンデンサアレイ１０からの出力が基準電位３よりも低
ければ最初のビットは「１」となり、高ければ最初のビ
ットは「０」となる。以降のビットについては、アンダ
ーシュートに関しては、（１６／６４）×（正側基準電
位１−負側基準電位２）以上の余裕があるので、スイッ
チＳＷ１〜８及びアナログスイッチＳＷ０の寄生容量等
の寄生容量と、コンデンサアレイ１０の容量値の比を、
問題のないレベルとすることで、電荷抜けを起こすこと
なく充電されたアナログ信号を正確に保持したまま比較
動作を行うことができる。
【００１７】すなわち本発明の逐次比較型ＡＤコンバー
タは、コンデンサアレイ１０の出力部に使用するスイッ
チＳＷ０に、Ｎチャネルトランジスタだけで構成したス
イッチを使用すると共に、コンデンサアレイ１０のＭＳ
Ｂ側の容量を例えば半分に分割した構成とする。Ｎチャ
ネルトランジスタだけで構成したスイッチＳＷ０を使用
することにより、オーバーシュートによる電荷抜けはな
くなる。この出力部に使用するスイッチＳＷ０は、サン
プリング時に基準となる電位を供給するためのスイッチ
であるが、基準電位３をＮチャネルトランジスタのＯＮ
領域に選択すれば問題ない。また、逐次比較の最初のシ
ーケンス時に、コンデンサアレイの半分を正側基準電位
（ＶＤＤ）に接続し、次に残りのうちの一部のみを負側
基準電位（ＧＮＤ）に接続する。このようにすることに
よって、アンダーシュートが生じたとしても、Ｎチャネ
ルトランジスタのバックゲートのＰ−Ｎ接合がＯＮする
まで電位が下がることがなくなり、電荷抜けはなくな
る。
タは、コンデンサアレイ１０の出力部に使用するスイッ
チＳＷ０に、Ｎチャネルトランジスタだけで構成したス
イッチを使用すると共に、コンデンサアレイ１０のＭＳ
Ｂ側の容量を例えば半分に分割した構成とする。Ｎチャ
ネルトランジスタだけで構成したスイッチＳＷ０を使用
することにより、オーバーシュートによる電荷抜けはな
くなる。この出力部に使用するスイッチＳＷ０は、サン
プリング時に基準となる電位を供給するためのスイッチ
であるが、基準電位３をＮチャネルトランジスタのＯＮ
領域に選択すれば問題ない。また、逐次比較の最初のシ
ーケンス時に、コンデンサアレイの半分を正側基準電位
（ＶＤＤ）に接続し、次に残りのうちの一部のみを負側
基準電位（ＧＮＤ）に接続する。このようにすることに
よって、アンダーシュートが生じたとしても、Ｎチャネ
ルトランジスタのバックゲートのＰ−Ｎ接合がＯＮする
まで電位が下がることがなくなり、電荷抜けはなくな
る。
【００１８】また順番として正側基準電位（ＶＤＤ）１
を先に接続するようにしているので、正側基準電位（Ｖ
ＤＤ）１以上の電位が発生することがあるが、コンデン
サアレイ１０の出力部のスイッチＳＷ０はＮチャネルト
ランジスタのみで構成したため、電荷抜けは生じない。
この状態でコンデンサアレイ１０からの出力を基準電位
３と比較する。この比較の結果、基準電位３よりも低け
ればサンプリング電位が負側基準電位（ＧＮＤ）２近辺
であることは明らかなので、次のシーケンスに進む。ま
た基準電位３よりも高ければ負側基準電位（ＧＮＤ）２
に接続していなかったコンデンサを負側基準電位（ＧＮ
Ｄ）２と接続する。この際にアンダーシュートが生じた
としてもサンプリング電位が負側基準電位（ＧＮＤ）２
近辺ではないので、上述のスイッチＳＷ０のＮチャネル
トランジスタのバックゲートのＰ−Ｎ接合がＯＮするこ
とはない。この状態でサンプリング電圧が基準電位３よ
りも高いか低いか比較し、次のシーケンスに進む。
を先に接続するようにしているので、正側基準電位（Ｖ
ＤＤ）１以上の電位が発生することがあるが、コンデン
サアレイ１０の出力部のスイッチＳＷ０はＮチャネルト
ランジスタのみで構成したため、電荷抜けは生じない。
この状態でコンデンサアレイ１０からの出力を基準電位
３と比較する。この比較の結果、基準電位３よりも低け
ればサンプリング電位が負側基準電位（ＧＮＤ）２近辺
であることは明らかなので、次のシーケンスに進む。ま
た基準電位３よりも高ければ負側基準電位（ＧＮＤ）２
に接続していなかったコンデンサを負側基準電位（ＧＮ
Ｄ）２と接続する。この際にアンダーシュートが生じた
としてもサンプリング電位が負側基準電位（ＧＮＤ）２
近辺ではないので、上述のスイッチＳＷ０のＮチャネル
トランジスタのバックゲートのＰ−Ｎ接合がＯＮするこ
とはない。この状態でサンプリング電圧が基準電位３よ
りも高いか低いか比較し、次のシーケンスに進む。
【００１９】
【発明の効果】以上説明したように本発明の逐次比較型
ＡＤコンバータは、この種のＡＤコンバータの欠点であ
る電荷抜けを防止できるという効果がある。また、従来
の構成と同様の構成で実現でき、且つプロセスによるタ
イミングのズレに影響されないのでマクロ化し易く、低
消費電力で高精度な逐次比較型ＡＤコンバータ回路を集
積回路上に実現できる等の効果がある。
ＡＤコンバータは、この種のＡＤコンバータの欠点であ
る電荷抜けを防止できるという効果がある。また、従来
の構成と同様の構成で実現でき、且つプロセスによるタ
イミングのズレに影響されないのでマクロ化し易く、低
消費電力で高精度な逐次比較型ＡＤコンバータ回路を集
積回路上に実現できる等の効果がある。
【図１】本発明の逐次比較型ＡＤコンバータの一実施形
態におけるサンプリング時の状態を示す図である。
態におけるサンプリング時の状態を示す図である。
【図２】本発明の逐次比較型ＡＤコンバータの一実施形
態における最初のビットの逐次比較時の第１の状態を示
す図である。
態における最初のビットの逐次比較時の第１の状態を示
す図である。
【図３】本発明の逐次比較型ＡＤコンバータの一実施形
態における最初のビットの逐次比較時の第２の状態を示
す図である。
態における最初のビットの逐次比較時の第２の状態を示
す図である。
【図４】従来の逐次比較型ＡＤコンバータを説明するた
めの図である。
めの図である。
１ 正側基準電位（ＶＤＤ） ２ 負側基準電位（ＧＮＤ） ３ 基準電位 ４ アナログ信号 １０ それぞれ重み付けされたコンデンサ１Ｃ〜１６Ｃ
で構成されるコンデンサアレイ ２０ アナログスイッチ群 ３０ 制御回路 ４０ コンパレータ
で構成されるコンデンサアレイ ２０ アナログスイッチ群 ３０ 制御回路 ４０ コンパレータ
Claims (3)
- 【請求項１】 それぞれ重み付けされた複数のコンデン
サからなるコンデンサアレイと、 このコンデンサアレイの各コンデンサの一端に基準電位
をＯＮ／ＯＦＦするためのスイッチＳＷ０と、 このコンデンサアレイの各コンデンサの他の一端に、そ
れぞれアナログ信号，正側基準電位または負側基準電位
の一つを選択して印加するためのスイッチ群と、 サンプリング時に前記スイッチＳＷ０をＯＮして前記基
準電位を印加すると共に、前記スイッチ群を動作させて
全コンデンサにアナログ信号を供給し、逐次比較時に前
記スイッチＳＷ０をＯＦＦすると共に、前記スイッチ群
を動作させて各コンデンサの前記他の一方の端に前記正
側基準電位または前記負側基準電位をそれぞれ印加する
制御を行う制御回路と、 前記一方の端から出力されるサンプリング電位を前記基
準電位と比較するコンパレータとで構成され、 前記アナログ信号をＮビットのディジタル信号に逐次変
換する逐次比較型ＡＤコンバータにおいて、 前記スイッチＳＷ０をＮチャネルトランジスタで構成す
る手段、 前記コンデンサのＭＳＢ側のコンデンサを分割し、前記
逐次比較時にそれぞれ別々に制御する手段、 を備えたことを特徴とする逐次比較型ＡＤコンバータ。 - 【請求項２】 前記制御回路は、 前記逐次比較時の最初のシーケンス時に、ＬＳＢ側のコ
ンデンサを正側基準電位と接続し、その後前記分割した
ＭＳＢ側のコンデンサの一方を前記負側基準電位と接続
する手段を備えたことを特徴とする請求項１記載の逐次
比較型ＡＤコンバータ。 - 【請求項３】 前記制御回路は、 前記逐次比較時の最初のシーケンス時に、ＬＳＢ側のコ
ンデンサを正側基準電位と接続し、その後前記分割した
ＭＳＢ側コンデンサの一方を前記負側基準電位と接続
し、前記一方の端から出力される前記サンプリング電位
が前記基準電位より低ければ次のシーケンスに進み、前
記一方の端から出力される電位が前記基準電位より高け
れば前記分割したＭＳＢ側コンデンサの他の一方も前記
負側基準電位と接続し、この状態でサンプリング電圧が
前記基準電位より高いか低いかを比較して次のシーケン
スに進む手段を備えたことを特徴とする請求項１記載の
逐次比較型ＡＤコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09179170A JP3088343B2 (ja) | 1997-06-20 | 1997-06-20 | 逐次比較型ａｄコンバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09179170A JP3088343B2 (ja) | 1997-06-20 | 1997-06-20 | 逐次比較型ａｄコンバ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117543A true JPH1117543A (ja) | 1999-01-22 |
| JP3088343B2 JP3088343B2 (ja) | 2000-09-18 |
Family
ID=16061172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09179170A Expired - Fee Related JP3088343B2 (ja) | 1997-06-20 | 1997-06-20 | 逐次比較型ａｄコンバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3088343B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7233273B2 (en) | 2005-11-18 | 2007-06-19 | Fujitsu Limited | Analog-to-digital converter |
| JP2010166298A (ja) * | 2009-01-15 | 2010-07-29 | Fujitsu Ltd | アナログデジタル回路 |
| JP2016054443A (ja) * | 2014-09-04 | 2016-04-14 | 株式会社東海理化電機製作所 | アナログ‐デジタル変換装置 |
-
1997
- 1997-06-20 JP JP09179170A patent/JP3088343B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7233273B2 (en) | 2005-11-18 | 2007-06-19 | Fujitsu Limited | Analog-to-digital converter |
| JP2010166298A (ja) * | 2009-01-15 | 2010-07-29 | Fujitsu Ltd | アナログデジタル回路 |
| JP2016054443A (ja) * | 2014-09-04 | 2016-04-14 | 株式会社東海理化電機製作所 | アナログ‐デジタル変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3088343B2 (ja) | 2000-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |