JP2012043877A - 集積回路装置及び電子機器 - Google Patents
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Abstract
【解決手段】集積回路装置は、電源電圧VDDAを生成する電源回路60と、電源回路60から電源電圧VDDAが供給され、供給された電源電圧VDDAに基づいて動作し、電源電圧VDDAにより規定されるA/D変換範囲で、センサーデバイス30からの検出信号に対応する信号についてのA/D変換を行うA/D変換器ADCと、電源回路60から電源電圧VDDAが供給され、供給された電源電圧VDDAをセンサーデバイス30に供給する電源端子PVDAを含む。
【選択図】図1
Description
図1に本実施形態の集積回路装置(回路装置)の構成例を示す。この集積回路装置は、アナログフロントエンド回路AFE、A/D変換器ADC、制御部50、電源回路60を含む。なお本実施形態の集積回路装置は図1に示す構成に限定されず、その構成要素の一部(例えば制御部、AFE)を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
図3に本実施形態の集積回路装置に用いられる電源回路60の構成例を示す。図3の電源回路は、基準電圧VREFを生成する基準電圧生成回路62と、レギュレーターREGを含む。
図6に本実施形態の集積回路装置の詳細な構成例を示す。図6の詳細な構成例では、センサーデバイス30は、ジャイロセンサー10と加速度センサー20を有する。ジャイロセンサー10としては、振動子が回転することによるコリオリ力から角速度を検出する振動型などの角速度センサーや、静電容量の変化や慣性力の変化から角加速度を検出する角加速度センサーなどを採用できる。加速度センサー20としては、梁構造で支えられた可動部での位置変化を静電容量の変化として検出する静電容量型のセンサーや、ダイヤフラムの位置変化をピエゾ抵抗素子によって検出するピエゾ抵抗型のセンサーや、ガス温度分布型のセンサーなどを採用できる。なおジャイロセンサー10と加速度センサー20は、同じパッケージ(筺体)内に一体に実装されるものであってもよいし、異なるパッケージに実装されるものであってもよい。
図10(A)に増幅回路AMPの構成例を示す。この増幅回路AMPは、増幅回路AMPが有する演算増幅器OPのオフセット電圧をキャンセルするスイッチドキャパシター回路により構成される。ここで演算増幅器OPのオフセット電圧は、入力換算オフセット電圧であり、例えば演算増幅器OPの第1、第2入力ノードNI1、NI2の間のオフセット電圧である。
Q2=−C2・VOF (2)
一方、図10(A)の第2期間T2でのノードNQの出力電圧をVPQと表す。すると第2期間T2では、ノードNIの電位はVRになり、ノードNI1の電位はAGND+VOFになり、ノードNOFの電位はVPQになる。従って、キャパシターCS、COFに蓄積される電荷Q1’、Q2’は、下式(3)(4)のように表される。
Q2’=C2・(VPQ−AGND−VOF) (4)
そして電荷保存の法則により下式(5)が成立する。
そして上式(5)に上式(1)〜(4)を代入することで、下式(6)が得られる。
従って、図9(A)で説明したように、増幅回路AMPの出力ノードNQには、信号SG1、SG2の差分に対応する電圧VDF=(C1/C2)・(QV−VR)がAGNDに加算された電圧VPQが出力されるようになる。
図13に、本実施形態の集積回路装置(IC)のレイアウト配置例を示す。図13の集積回路装置では、アナログフロントエンド回路AFEを構成する増幅回路AMP及びマルチプレクサーMUX1、MUX2、MUX3と、A/D変換器ADCと、制御部50(ゲートアレイ回路)と、電源回路60がレイアウト配置されている。
次に本実施形態の集積回路装置を含む電子機器の構成例について、図14を用いて説明する。なお本実施形態の電子機器は図14の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
PVDA 電源端子、VDDA 電源電圧、
AGND アナロググランド電圧、RAD A/D変換範囲、
REG レギュレーター、OPR、OPAG 演算増幅器、R1〜RN 抵抗、
RLAC ラダー抵抗回路、RAJC 電源電圧設定用抵抗回路、
SEL1 第1選択回路、SEL2 第2選択回路、
TP11〜TP1i、TP21〜TP2j、TP31〜TP3k 電圧分割タップ、
SW11〜SW1i、SW21〜SW2j、SW31〜SW3k スイッチ素子、
MUX1〜MUX3 第1マルチプレクサー〜第3マルチプレクサー、
CH1〜CH6 第1チャネル〜第6チャネル、
VQ1〜VQ3 第1チャネル第1信号〜第3チャネル第1信号、
VR1〜VR3 第1チャネル第2信号〜第3チャネル第2信号、
VQ4〜VQ6 第4チャネル〜第6チャネルの信号、
TCH1〜TCH6 第1チャネル計測期間〜第6チャネル計測期間、
OP 演算増幅器、SW1〜SW4、SWS1、SWS2 スイッチ素子、
CS サンプリング用キャパシター、COF オフセットキャンセル用キャパシター、
10 ジャイロセンサー、20 加速度センサー、30 センサーデバイス、
50 制御部、52 デジタルフィルター、60 電源回路、
62 基準電圧生成回路、64 電圧分割回路、
310 振動子、320 駆動回路、330 検出回路、332 増幅回路、
334 同期検波回路、336 フィルター部、500 集積回路装置、
510 処理部、520 記憶部、530 無線回路、540 アンテナ
Claims (16)
- 電源電圧を生成する電源回路と、
前記電源回路から前記電源電圧が供給され、供給された前記電源電圧に基づいて動作し、前記電源電圧により規定されるA/D変換範囲で、センサーデバイスからの検出信号に対応する信号についてのA/D変換を行うA/D変換器と、
前記電源回路から前記電源電圧が供給され、供給された前記電源電圧を前記センサーデバイスに供給する電源端子と、
を含むことを特徴とする集積回路装置。 - 請求項1において、
前記電源回路は、
基準電圧を生成する基準電圧生成回路と、
生成された前記基準電圧に基づいて前記電源電圧を生成するレギュレーターとを含むことを特徴とする集積回路装置。 - 請求項2において、
前記レギュレーターは、
前記電源電圧と低電位側電源電圧との間の電圧を分割する電圧分割回路と、
第1入力ノードに前記基準電圧が供給され、前記電圧分割回路の電圧分割タップからの電圧が第2入力ノードに供給される演算増幅器とを含むことを特徴とする集積回路装置。 - 請求項3において、
前記電圧分割回路は、
複数の抵抗を有し、前記複数の抵抗の複数の電圧分割タップの各電圧分割タップに分割電圧を出力するラダー抵抗回路と、
前記ラダー抵抗回路と直列に設けられ、抵抗値が可変の電源電圧設定用抵抗回路と、
前記ラダー抵抗回路の前記複数の電圧分割タップのうちの1つの電圧分割タップを電圧微調整用タップとして選択し、選択された前記電圧微調整用タップからの電圧を、前記演算増幅器の前記第2入力ノードに供給する第1選択回路とを含むことを特徴とする集積回路装置。 - 請求項4において、
前記電源電圧に基づいて動作するアナログフロントエンド回路を含み、
前記電圧分割回路は、
前記ラダー抵抗回路の前記複数の電圧分割タップのうちの1つの電圧分割タップをアナロググランド用タップとして選択し、選択された前記アナロググランド用タップからのアナロググランド電圧を、前記アナログフロントエンド回路に対して供給する第2選択回路を含むことを特徴とする集積回路装置。 - 請求項5において、
前記第2選択回路は、
前記複数の電圧分割タップの中から、前記電源電圧設定用抵抗回路での電源電圧の設定結果に応じた電圧分割タップを、前記アナロググランド用タップとして選択することを特徴とする集積回路装置。 - 請求項3又は4において、
前記電源電圧に基づいて動作するアナログフロントエンド回路を含み、
前記レギュレーターは、
前記電圧分割回路のアナロググランド用タップからのアナロググランド電圧を、前記アナログフロントエンド回路に対して供給することを特徴とする集積回路装置。 - 請求項7において、
前記アナログフロントエンド回路は、
前記センサーデバイスからの検出信号が入力され、前記アナロググランド電圧がA/D変換範囲のセンター電圧となる信号を前記A/D変換器に出力する増幅回路を含むことを特徴とする集積回路装置。 - 請求項8において、
前記増幅回路は、
前記アナロググランド電圧に対して、前記センサーデバイスからのチャネル信号を構成する第1信号と第2信号の差分に対応する電圧を加算した電圧信号を出力することを特徴とする集積回路装置。 - 請求項8又は9において、
前記増幅回路は、
前記増幅回路が有する演算増幅器のオフセット電圧をキャンセルするスイッチドキャパシター回路により構成されることを特徴とする集積回路装置。 - 請求項8乃至10のいずれかにおいて、
前記アナログフロントエンド回路は、
前記センサーデバイスの第1チャネルの信号を構成する第1チャネル第1信号と、前記センサーデバイスの第2チャネルの信号を構成する第2チャネル第1信号と、前記センサーデバイスからの第3チャネルの信号を構成する第3チャネル第1信号とが入力され、第1チャネル計測期間においては前記第1チャネル第1信号を第1信号として出力し、第2チャネル計測期間においては前記第2チャネル第1信号を前記第1信号として出力し、第3チャネル計測期間においては前記第3チャネル第1信号を前記第1信号として出力する第1マルチプレクサーと、
前記第1チャネルの信号を構成する第1チャネル第2信号と、前記第2チャネルの信号を構成する第2チャネル第2信号と、前記第3チャネルの信号を構成する第3チャネル第2信号とが入力され、前記第1チャネル計測期間においては前記第1チャネル第2信号を第2信号として出力し、前記第2チャネル計測期間においては前記第2チャネル第2信号を前記第2信号として出力し、前記第3チャネル計測期間においては前記第3チャネル第2信号を前記第2信号として出力する第2マルチプレクサーとを含み、
前記増幅回路は、
前記第1マルチプレクサーからの前記第1信号と前記第2マルチプレクサーからの前記第2信号の差分に対応する信号を出力することを特徴とする集積回路装置。 - 請求項11において、
前記増幅回路からの信号と、前記センサーデバイスからの第4チャネルの信号と、第5チャネルの信号と、第6チャネルの信号とが入力され、前記第1チャネル計測期間、前記第2チャネル計測期間、前記第3チャネル計測期間においては前記増幅回路からの信号を第3信号として出力し、第4チャネル計測期間においては前記第4チャネルの信号を前記第3信号として出力し、第5チャネル計測期間においては前記第5チャネルの信号を前記第3信号として出力し、第6チャネル計測期間においては前記第6チャネルの信号を前記第3信号として出力する第3マルチプレクサーを含み、
前記A/D変換器は、
前記第3マルチプレクサーからの前記第3信号についてのA/D変換を行うことを特徴とする集積回路装置。 - 請求項12において、
前記センサーデバイスは、
前記第1チャネルの信号、前記第2チャネルの信号、前記第3チャネルの信号を出力するジャイロセンサーと、
前記第4チャネルの信号、前記第5チャネルの信号、前記第6チャネルの信号を出力する加速度センサーを含み、
前記ジャイロセンサーからの前記第1チャネルの信号、前記第2チャネルの信号、前記第3チャネルの信号は、各々、X軸回りの角速度又は角加速度検出信号、Y軸回りの角速度又は角加速度検出信号、Z軸回りの角速度又は角加速度検出信号であり、
前記加速度センサーからの前記第4チャネルの信号、前記第5チャネルの信号、前記第6チャネルの信号は、各々、X軸方向の加速度検出信号、Y軸方向の加速度検出信号、Z軸方向の加速度検出信号であることを特徴とする集積回路装置。 - 請求項12又は13において、
前記第1マルチプレクサー、前記第2マルチプレクサー、前記第3マルチプレクサーは、前記増幅回路と前記A/D変換器の間にレイアウト配置されることを特徴とする集積回路装置。 - 請求項7乃至14のいずれかにおいて、
前記A/D変換器は、前記アナログフロントエンド回路よりも前記電源回路に近い位置にレイアウト配置されることを特徴とする集積回路装置。 - 請求項1乃至15のいずれかに記載の集積回路装置を含むことを特徴とする電子機器。
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