JP2012049599A - スイッチドキャパシター回路、検出装置及び電子機器 - Google Patents

Abstract

【課題】負荷電流による電圧ドロップを抑制するスイッチドキャパシター回路、検出装置及び電子機器等を提供すること。
【解決手段】スイッチドキャパシター回路は、出力用の演算増幅器ＯＰＢと、スイッチドキャパシター動作を行うための複数のスイッチ素子ＳＢ１〜ＳＢ８と、スイッチドキャパシター動作を行うための複数のキャパシターＣＢ１，ＣＢ２と、スイッチドキャパシター回路の出力端子ノードＮＴと第１のスイッチ素子ＳＢ６との間に設けられる静電保護用の抵抗素子ＲＢ１と、を含む。
【選択図】図２

Description

本発明は、スイッチドキャパシター回路、検出装置及び電子機器等に関する。

携帯電話機やカーナビゲーションシステム等の電子機器には、角速度等の物理量を検出するためのジャイロセンサーが組み込まれている。このジャイロセンサーは、例えば手振れ補正や姿勢制御、ＧＰＳ自律航法等に用いられる。

ジャイロセンサーからの所望信号は検出装置により検出され、その所望信号として、ジャイロセンサーの角速度に応じたＤＣ電圧が検出装置から出力される（例えば特許文献１）。このＤＣ電圧は角速度に応じて増減する電圧であり、その角速度に対する電圧変化率がジャイロセンサーの検出感度となる。

特開２００８−２２４２３０号公報 昭６４−１６０１０号公報

しかしながら、検出装置に対する負荷電流によってＤＣ電圧に電圧ドロップが生じ、その電圧ドロップにより検出角速度に誤差が生じるという課題がある。例えば、検出装置の出力アンプとしてスイッチドキャパシター回路（例えば特許文献２）によるローパスフィルターが用いられる。この出力アンプの出力端子には、一般的に静電保護用の抵抗素子が設けられ、その抵抗素子に負荷電流が流れることでＤＣ電圧が電圧ドロップしてしまう。

本発明の幾つかの態様によれば、負荷電流による電圧ドロップを抑制するスイッチドキャパシター回路、検出装置及び電子機器等を提供できる。

本発明の一態様は、出力用の演算増幅器と、スイッチドキャパシター動作を行うための複数のスイッチ素子と、スイッチドキャパシター動作を行うための複数のキャパシターと、スイッチドキャパシター回路の出力端子ノードと、前記複数のスイッチ素子のうちの第１のスイッチ素子との間に設けられる静電保護用の抵抗素子と、を含むスイッチドキャパシター回路に関係する。

本発明の一態様によれば、静電保護用の抵抗素子が出力端子ノードと第１のスイッチ素子との間に設けられる。これにより、演算増幅器を保護するための静電保護用の抵抗素子を演算増幅器のフィードバックループの中に設けることが可能になるため、出力端子ノードの電圧をフィードバック制御し、負荷電流による電圧ドロップを抑制することが可能になる。

また、本発明の一態様では、前記演算増幅器の第１の入力ノードに一端が接続されるフィードバックキャパシターを含み、前記フィードバックキャパシターの他端は、静電保護用の抵抗素子を介さずに前記スイッチドキャパシター回路の前記出力端子ノードに接続されてもよい。

このようにすれば、出力端子ノードから演算増幅器の第１の入力ノードへのフィードバックを静電保護用の抵抗素子を介さずに行うことができる。また、フィードバックキャパシターの他端が出力端子ノードに接続されることで、出力端子ノードの電圧をフィードバック制御し、負荷電流による電圧ドロップを抑制できる。

また、本発明の一態様では、前記複数のスイッチ素子は、スイッチ素子領域にレイアウト配置され、前記複数のキャパシターと前記フィードバックキャパシターは、前記スイッチ素子領域の第１の方向側に設けられるキャパシター領域にレイアウト配置され、前記演算増幅器は、前記キャパシター領域の前記第１の方向側に設けられる演算増幅器領域にレイアウト配置されてもよい。

このようにすれば、スイッチ素子領域と演算増幅器領域との間にキャパシター領域を配置できる。これにより、スイッチドキャパシター動作を行うためのスイッチ素子とキャパシターを接近して配置し、その間の配線を短縮することが可能になる。

また、本発明の一態様では、前記第１の方向の反対方向を第２の方向とする場合に、前記複数のスイッチ素子を制御するための制御信号線は、前記スイッチ素子領域に対して前記第２の方向側から配線されてもよい。

また、本発明の一態様では、前記制御信号線は、前記第１の方向に沿った方向に配線されてもよい。

これらの本発明の一態様によれば、スイッチ素子領域に対してキャパシター領域の反対側から制御信号線を配線できる。これにより、制御信号線がスイッチドキャパシター回路の他の配線とカップリングしてノイズ等を生じることを抑止できる。

また、本発明の一態様では、前記静電保護用の抵抗素子は、前記スイッチ素子領域と前記演算増幅器領域との間にレイアウト配置されてもよい。

また、本発明の一態様では、前記静電保護用の抵抗素子は、前記スイッチ素子領域と前記キャパシター領域との間にレイアウト配置されてもよい。

これらの本発明の一態様によれば、スイッチ素子領域と演算増幅器領域との間あるいはスイッチ素子領域とキャパシター領域との間にレイアウト配置される。これにより、第１のスイッチ素子と静電保護用の抵抗素子との間の配線を短縮することが可能になる。

また、本発明の一態様では、前記演算増幅器の出力ノードと、前記スイッチドキャパシター回路の前記出力端子ノードとの間に設けられる第２の静電保護用の抵抗素子を含んでもよい。

このようにすれば、第２の静電保護用の抵抗素子を、演算増幅器の出力ノードとスイッチドキャパシター回路の出力端子ノードとの間に設けることができる。これにより、フィードバックキャパシターによるフィードバックループ内に第２の静電保護用の抵抗素子が設けられるため、第２の静電保護用の抵抗素子による電圧ドロップを抑止できる。

また、本発明の一態様では、前記第２の静電保護用の抵抗素子は、前記キャパシター領域と前記演算増幅器領域との間にレイアウト配置されてもよい。

このようにすれば、第２の静電保護用の抵抗素子を、キャパシター領域と演算増幅器領域との間に配置できる。これにより、演算増幅器と第２の静電保護用の抵抗素子との間の配線を短縮することが可能になる。

また、本発明の一態様では、少なくとも１つのフィードバックキャパシターを含み、前記少なくとも１つのフィードバックキャパシターの各フィードバックキャパシターの容量値の合計をＣｆとし、スイッチドキャパシター回路の出力端子のパッド容量をＣｐとし、前記スイッチドキャパシター動作の動作周波数をＦとし、前記第２の静電保護用の抵抗素子の抵抗値をＲ２とする場合に、Ｒ２≦１／（４π・Ｆ・（Ｃｆ＋Ｃｐ））を満たしてもよい。

このようにすれば、抵抗値Ｒ２がＲ２≦１／（４π・Ｆ・（Ｃｆ＋Ｃｐ））を満たすことで、２・Ｆ≦１／（２π・Ｒ２・（Ｃｆ＋Ｃｐ））を満たすことができる。これにより、動作周波数の半周期の間にキャパシターの充放電を完了することが可能になる。

また、本発明の他の態様は、上記のいずれかに記載のスイッチドキャパシター回路を含み、センサーデバイスからの所望信号を検出する検出装置に関係する。

また、本発明の他の態様では、前記センサーデバイスは、ジャイロセンサーであってもよい。

また、本発明の他の態様では、前記スイッチドキャパシター回路は、前記ジャイロセンサーによりセンシングされた角速度に対応するＤＣ電圧を出力するフィルター回路であってもよい。

このようにすれば、スイッチドキャパシター回路が負荷電流による電圧ドロップを抑制可能であることで、検出装置が角速度に対応するＤＣ電圧を高精度に出力することが可能になる。

また、本発明の他の態様では、スイッチドキャパシター回路の出力負荷電流に対する前記ＤＣ電圧の変動値Ｙ[Ｖ]は、前記角速度に対する検出装置の感度Ｘ[Ｖ／ｄｐｓ]以下であってもよい。

このようにすれば、出力負荷電流に対するＤＣ電圧の変動値を検出装置の感度以下にできる。

また、本発明の他の態様では、スイッチドキャパシター回路の出力負荷電流に対する前記ＤＣ電圧の変動値Ｙ[Ｖ]は、前記ＤＣ電圧についてのＡ／Ｄ変換器の１ＬＳＢに対応する電圧値ＶＬＳＢ［Ｖ］以下であってもよい。

このようにすれば、出力負荷電流に対するＤＣ電圧の変動値をＡ／Ｄ変換器の１ＬＳＢに対応する電圧値以下にできる。

また、本発明のさらに他の態様は、上記のいずれかに記載の検出装置を含む電子機器に関係する。

比較例のスイッチドキャパシター回路。 本実施形態のスイッチドキャパシター回路の構成例。 本実施形態のスイッチドキャパシター回路の第２の構成例。 第２の構成例の動作説明図。 レイアウト配置例。 検出装置の構成例。 検出装置の信号波形例。 電子機器の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．比較例
まず、図１を用いて本実施形態の比較例について説明する。図１に示す比較例は、例えばセンサーデバイスからの所望信号を検出する検出回路の出力アンプとして用いられるスイッチドキャパシター回路である。

この比較例では、キャパシターＣＡ３により演算増幅器ＯＰＡの出力ノードＮＱから負極性入力ノードＮ１へのフィードバックが行われ、出力ノードＮＱと出力端子ＴＱとの間に静電保護用の抵抗素子ＲＡが設けられる。そのため、出力端子ＴＱに負荷電流が流れると、静電保護用の抵抗素子ＲＡにより電圧ＶＴと電圧ＶＱとの間に電圧ドロップが生じるという課題がある。本来の出力電圧はフィードバック制御された電圧ＶＱであるため、この電圧ドロップは検出装置の出力電圧誤差となってしまう。

例えば、センサーデバイスがジャイロセンサーであり、検出装置の検出感度が１ｍＶ／ｄｐｓ（ｄｐｓ: degree per second）であるとすると、数ｍＶの出力電圧誤差であっても検出精度が劣化してしまう。また、負荷電流は、検出装置の後段に接続される回路等の外部要因によって変化するものであるため、その外部要因の変化によって出力電圧誤差が変化し、角速度ゼロに対応する基準電圧が定まらなくなってしまう。

２．スイッチドキャパシター回路
図２に、負荷電流による出力電圧の電圧ドロップを抑制できるスイッチドキャパシター回路の構成例を示す。このスイッチドキャパシター回路は、演算増幅器ＯＰＢ、キャパシターＣＢ１〜ＣＢ３、スイッチ素子ＳＢ１〜ＳＢ８、第１，第２の静電保護用の抵抗素子ＲＢ１，ＲＢ２を含む。

このスイッチドキャパシター回路では、サンプリング期間（第１期間）においてスイッチ素子ＳＢ１，ＳＢ２，ＳＢ５，ＳＢ６がオンになり、スイッチ素子ＳＢ３，ＳＢ４，ＳＢ７，ＳＢ８がオフになる。そして、入力電圧ＶＩをサンプリングし、入力電圧に対応する出力電圧ＶＴを出力する。一方、ホールド期間（第２期間）においてスイッチ素子ＳＢ１，ＳＢ２，ＳＢ５，ＳＢ６がオフになり、スイッチ素子ＳＢ３，ＳＢ４，ＳＢ７，ＳＢ８がオンになる。そして、出力電圧ＶＴをホールドして出力する。

この構成例では、静電保護用の抵抗素子ＲＢ２は、演算増幅器ＯＰＢの出力ノードＮＱと、出力端子ＴＱに接続される出力端子ノードＮＴとの間に設けられる。そして、キャパシターＣＢ３が、出力端子ノードＮＴから演算増幅器ＯＰＢの負極性入力ノードＮ１（第１入力ノード）へのフィードバック（負帰還）を行う。出力端子ノードＮＴの電圧ＶＴがフィードバック制御されるため、出力端子ＴＱに負荷電流が印加されても抵抗素子ＲＢ２による電圧ドロップが生じない。

また、静電保護用の抵抗素子ＲＢ１は、出力端子ノードＮＴとスイッチ素子ＳＢ６の一端側のノードＮＢ５との間に設けられる。この抵抗素子ＲＢ１は、静電保護用の抵抗素子ＲＢ２をフィードバックループの中に入れるために必要な静電保護用の抵抗素子である。すなわち、この抵抗素子ＲＢ１により、出力端子ＴＱに印加されたＥＳＤ（Electrostatic Discharge）からスイッチ素子ＳＢ６を保護することができる。

なお、上記のスイッチ素子ＳＢ１〜ＳＢ８は、例えばＣＭＯＳトランジスターにより構成され、例えば図６に示す制御部１１２からの制御信号（クロック信号）によりオン・オフ制御される。また、演算増幅器ＯＰＡの正極性入力ノードＮ２（第２入力ノード）には、例えばグランド電圧等の基準電圧ＶＡが入力される。

さて上述のように、検出装置の出力電圧を外部に出力するスイッチドキャパシター回路では、静電保護用の抵抗素子に負荷電流が流れることで、出力電圧に電圧ドロップが生じるという課題がある。

この点、本実施形態のスイッチドキャパシター回路は、図２に示すように、出力用の演算増幅器ＯＰＢと、スイッチドキャパシター動作を行うための複数のスイッチ素子ＳＢ１〜ＳＢ８と、スイッチドキャパシター動作を行うための複数のキャパシターＣＢ１，ＣＢ２と、スイッチドキャパシター回路の出力端子ノードＮＴと第１のスイッチ素子ＳＢ６との間に設けられる静電保護用の抵抗素子ＲＢ１と、を含む。

このようにすれば、静電保護用の抵抗素子ＲＢ１が出力端子ノードＮＴと第１のスイッチ素子ＳＢ６との間に設けられる。これにより、静電保護用の抵抗素子による出力電圧ＶＴの電圧ドロップを抑制することが可能になる。すなわち、スイッチ素子ＳＢ６を静電保護するための抵抗素子ＲＢ１が、キャパシターＣＢ３によりフィードバック制御されるポイント（ＲＢ２→ＴＱの経路とＲＢ２→ＲＢ１の経路の分岐点）とスイッチ素子ＳＢ６との間に設けられる。これにより、静電保護用の抵抗素子ＲＤ２を演算増幅器ＯＰＢのフィードバックループの中に設け、出力端子ノードＮＴの電圧ＶＴをフィードバック制御することが可能になる。

ここで、スイッチドキャパシター動作とは、キャパシターに接続されたスイッチ素子をオン・オフ制御することで、キャパシターによる入力電圧のサンプリングや、キャパシター間のチャージ分配や、キャパシターによる電圧のホールドを行う動作である。

また、本実施形態スイッチドキャパシター回路は、演算増幅器ＯＰＢの第１の入力ノードＮ１に一端が接続されるフィードバックキャパシターＣＢ３を含む。そして、フィードバックキャパシターＣＢ３の他端は、静電保護用の抵抗素子を介さずにスイッチドキャパシター回路の出力端子ノードＮＴに接続される。

このようにすれば、出力端子ノードＮＴから演算増幅器の第１の入力ノードＮ１へのフィードバックを静電保護用の抵抗素子を介さずに行うことができる。これにより、フィードバックループの周波数特性の劣化を抑止できる。また、キャパシターＣＢ３の他端が出力端子ノードＮＴに接続されることで、電圧ＶＴを演算増幅器ＯＰＢによりフィードバック制御できる。

また、本実施形態スイッチドキャパシター回路は、演算増幅器ＯＰＢの出力ノードＮＱとスイッチドキャパシター回路の出力端子ノードＮＴとの間に設けられる第２の静電保護用の抵抗素子ＲＤ２を含む。より具体的には、第２の静電保護用の抵抗素子ＲＤ２は、キャパシターＣＢ３によりフィードバック制御されるポイントと出力ノードＮＱとの間に設けられる。

このようにすれば、キャパシターＣＢ３によりフィードバック制御されるポイントと出力端子ＴＱとの間に静電保護用の抵抗素子を設ける必要がなくなるため、静電保護用の抵抗素子に負荷電流が流れることで生じる電圧ドロップを抑止できる。

３．スイッチドキャパシター回路の第２の構成例
図３に、スイッチドキャパシター回路の第２の構成例を示す。このスイッチドキャパシター回路は、第１，第２の演算増幅器ＯＰＤ１，ＯＰＤ２、キャパシターＣＤ１〜ＣＤ８、スイッチ素子ＳＤ１〜ＳＤ１８、第１，第２の静電保護用の抵抗素子ＲＤ１，ＲＤ２を含む。

図３に示すように、第１期間においてスイッチ素子ＳＤ１，ＳＤ３，ＳＤ５，ＳＤ８，ＳＤ９，ＳＤ１３，ＳＤ１５，ＳＤ１７，ＳＤ１８がオンになり、スイッチ素子ＳＤ２，ＳＤ４，ＳＤ６，ＳＤ７，ＳＤ１０，ＳＤ１１，ＳＤ１２，ＳＤ１４，ＳＤ１６がオフになる。そして、キャパシターＣＤ１とＣＤ２の間でチャージ分配を行い、キャパシターＣＤ１とＣＤ２により入力電圧ＶＩをサンプリングし、キャパシターＣＤ５により電圧ＶＱ１をサンプリングする。また、キャパシターＣＤ４とＣＤ８の間でチャージ分配を行い、出力電圧ＶＴを出力する。

一方、図４に示すように、第２期間においてスイッチ素子ＳＤ１，ＳＤ３，ＳＤ５，ＳＤ８，ＳＤ９，ＳＤ１３，ＳＤ１５，ＳＤ１７，ＳＤ１８がオフになり、スイッチ素子ＳＤ２，ＳＤ４，ＳＤ６，ＳＤ７，ＳＤ１０，ＳＤ１１，ＳＤ１２，ＳＤ１４，ＳＤ１６がオンになる。そして、キャパシターＣＤ２により入力電圧ＶＩをサンプリングし、キャパシターＣＤ４とＣＤ５の間でチャージ分配を行い、キャパシターＣＤ４とＣＤ５により電圧ＶＱ１をサンプリングする。また、キャパシターＣＤ１とＣＤ６とＣＤ７の間でチャージ分配を行い、出力電圧ＶＴを出力する。

この構成例では、静電保護用の抵抗素子ＲＤ２は、演算増幅器ＯＰＤ２の出力ノードＮＱ２と、出力端子ノードＮＴとの間に設けられる。そして、キャパシターＣＤ８が、出力端子ノードＮＴから演算増幅器ＯＰＤ２の負極性入力ノードＮ２１へのフィードバックを行う。また、キャパシターＣＤ７が、出力端子ノードＮＴから演算増幅器ＯＰＤ１の負極性入力ノードＮ１１へのフィードバックを行う。このように抵抗素子ＲＤ２がフィードバックループの中に設けられることで、抵抗素子ＲＢ２による電圧ドロップを抑制できる。

また、静電保護用の抵抗素子ＲＤ１は、出力端子ノードＮＴとスイッチ素子ＳＤ９の一端側のノードＮＤ１１との間に設けられる。この抵抗素子ＲＤ１により、出力端子ＴＱに印加されたＥＳＤからスイッチ素子ＳＤ９を保護することができる。

ここで、各フィードバックキャパシターＣＤ７，ＣＤ８の容量値の合計をＣｆ（Ｃｆ＝ＣＤ７＋ＣＤ８）とし、スイッチドキャパシター回路の出力端子ＴＱのパッド容量をＣｐとし、スイッチドキャパシター動作の動作周波数をＦとし、第２の静電保護用の抵抗素子ＲＤ２の抵抗値をＲ２とする。この場合に、Ｒ２≦１／（４π・Ｆ・（Ｃｆ＋Ｃｐ））を満たす。

このようにすれば、２・Ｆ≦１／（２π・Ｒ２・（Ｃｆ＋Ｃｐ））を満たすことができる。すなわち、フィードバックキャパシターＣＤ７，ＣＤ８と静電保護用の抵抗素子ＲＤ２により構成されるローパスフィルターの帯域を、スイッチドキャパシター回路のサンプリング周波数Ｆの２倍以上にできる。これにより、第１期間や第２期間においてキャパシターＣＤ７，ＣＤ８の充放電を完了して正確な出力端子電圧ＶＴを出力できる。

なお、本実施形態のスイッチドキャパシター回路は、少なくとも１つのフィードバックキャパシターを含む。すなわち、図２に示すように、１つのフィードバックキャパシターＣＢ３を含んでもよく、図３に示すように、２以上のフィードバックキャパシターＣＤ７，ＣＤ８を含んでもよい。ここで、フィードバックキャパシターとは、出力端子ノードＮＴの電圧ＶＴを演算増幅器ＯＰＤ１，ＯＰＤ２の入力ノードＮ１１，Ｎ２１にフィードバックするキャパシターである。

また、本実施形態では、静電保護用の抵抗素子ＲＤ１の抵抗値をＲ１とし、スイッチドキャパシター回路の最大ゲイン誤差（例えば設計仕様における最大ゲイン誤差）をＧｅとする場合に、Ｒ１・Ｆ・ＣＤ１≦Ｇｅを満たす。

このようにすれば、静電保護用の抵抗素子ＲＤ１によるスイッチドキャパシター回路のゲイン誤差Ｒ１・Ｆ・ＣＤ１を最大ゲイン誤差Ｇｅ以下にできる。

なお、上記のスイッチ素子ＳＤ１〜ＳＤ１８は、例えばＣＭＯＳトランジスターにより構成され、例えば図６に示す制御部１１２からの制御信号（クロック信号）によりオン・オフ制御される。また、演算増幅器ＯＰＤ１，ＯＰＤ２の正極性入力ノードＮ１２，Ｎ２２には、例えばグランド電圧等の基準電圧ＶＡが入力される。

４．レイアウト配置
図５に、図３で上述したスイッチドキャパシター回路のレイアウト配置例を示す。図５に示すように、第１の方向Ｄ１の反対方向を第２の方向Ｄ２とし、方向Ｄ１に直交する方向を第３の方向Ｄ３及び第４の方向Ｄ４とする。

図５に示すように、スイッチ素子ＳＤ１〜ＳＤ１８は、スイッチ素子領域ＳＷＲに配置（レイアウト配置）される。キャパシターＣＤ１〜ＣＤ８は、キャパシター領域ＣＲに配置される。演算増幅器ＯＰＤ１，ＯＰＤ２は、演算増幅器領域ＯＰＲに配置される。これらの領域は、方向Ｄ１に沿った方向にスイッチ素子領域ＳＷＲ、キャパシター領域ＣＲ、演算増幅器領域ＯＰＲの順番で配置される。

より具体的には、キャパシター領域ＣＲにおいてキャパシターＣＤ６〜ＣＤ８は方向Ｄ４に沿った方向に順次配置される。キャパシターＣＤ１〜ＣＤ５は、キャパシターＣＤ７の方向Ｄ２側に配置され、方向Ｄ４に沿った方向に順次配置される。また、演算増幅器領域ＯＰＲにおいて演算増幅器領域ＯＰＤ１，ＯＰＤ２は方向Ｄ４に沿った方向に順次配置される。また、静電保護用の抵抗素子ＲＤ１は、スイッチ素子領域ＳＷＲとキャパシター領域ＣＲとの間に配置され、静電保護用の抵抗素子ＲＤ２は、キャパシター領域ＣＲと演算増幅器領域ＯＰＲとの間に配置される。

図５のＡ１に示すように、スイッチ素子ＳＤ１〜ＳＤ１８をオン・オフ制御する制御信号を伝送するラインは、スイッチ素子領域ＳＷＲの方向Ｄ２側から配線（レイアウト配線）される。また、Ａ２に示すように、スイッチ素子ＳＤ１〜ＳＤ１８とキャパシターＣＤ１〜ＣＤ５との間のラインは、スイッチ素子領域ＳＷＲの方向Ｄ１側に配線される。また、Ａ３に示すように、抵抗素子ＲＤ１とＲＤ２との間には出力端子ノードＮＴのラインが配線される。また、Ａ４に示すように、抵抗素子ＲＤ２と演算増幅器ＯＰＤ２との間には、演算増幅器ＯＰＤ２の出力ノードＮＱ２のラインが配線される。

上記の実施形態によれば、図５に示すように、スイッチドキャパシター動作用の複数のスイッチ素子ＳＤ１〜ＳＤ１８は、スイッチ素子領域ＳＷＲにレイアウト配置される。スイッチドキャパシター動作用の複数のキャパシターＣＤ１〜ＣＤ５は、スイッチ素子領域ＳＷＲの第１の方向Ｄ１側に設けられるキャパシター領域ＣＲにレイアウト配置される。そして、演算増幅器ＯＰＤ１，ＯＰＤ２は、キャパシター領域ＣＲの第１の方向Ｄ１側に設けられる演算増幅器領域ＯＰＲにレイアウト配置される。

このようにすれば、スイッチ素子領域ＳＷＲと演算増幅器領域ＯＰＲとの間にキャパシター領域ＣＲが配置される。そのため、スイッチドキャパシター動作用の複数のスイッチ素子ＳＤ１〜ＳＤ１８と複数のキャパシターＣＤ１〜ＣＤ５を接近して配置することが可能になる。これにより、図５のＡ２に示す配線を短縮することが可能になり、配線抵抗を削減し、演算増幅器の配線等の他の配線とのカップリング（配線間の寄生容量による電圧カップリング）を抑止できる。

また、本実施形態では、図５のＡ１に示すように、複数のスイッチ素子ＳＤ１〜ＳＤ１８を制御するための制御信号線は、スイッチ素子領域ＳＷＲに対して第２の方向Ｄ２側から配線される。例えばその制御信号線は、第１の方向Ｄ１に沿った方向に配線される。

このようにすれば、スイッチ素子領域ＳＷＲに対してキャパシター領域ＣＲの反対側から制御信号線を配線できるため、例えばＡ２に示す配線等の他の配線と制御信号線との間のカップリングを回避できる。これにより、制御信号線とのカップリングによりキャパシターのチャージ量に誤差が生じたり、スイッチドキャパシター回路の出力信号にノイズが乗ったりすることを抑止できる。

また、本実施形態では、静電保護用の抵抗素子ＲＤ１は、スイッチ素子領域ＳＷＲと演算増幅器領域ＯＰＲとの間にレイアウト配置される。より具体的には、静電保護用の抵抗素子ＲＤ１は、スイッチ素子領域ＳＷＲとキャパシター領域ＣＲとの間にレイアウト配置される。また、本実施形態では、第２の静電保護用の抵抗素子ＲＤ２は、キャパシター領域ＣＲと演算増幅器領域ＯＰＲとの間にレイアウト配置される。

このようにすれば、スイッチ素子領域ＳＷＲ、静電保護用の抵抗素子ＲＤ１、第２の静電保護用の抵抗素子ＲＤ２、演算増幅器領域ＯＰＲを方向Ｄ１に沿った方向に順次配置できる。そのため、抵抗素子ＲＤ１をスイッチ素子ＳＤ９に接近して配置し、抵抗素子ＲＤ２を演算増幅器ＯＰＤ２の出力に接近して配置することが可能になる。これにより、演算増幅器ＯＰＤ２の出力からスイッチ素子ＳＤ９への経路の配線を短縮することが可能になり、演算増幅器ＯＰＤ２の出力電圧が、他の配線に対してノイズ源となることを抑止できる。

また、本実施形態では、図５のＡ３に示すように、出力端子ノードＮＴのラインはフィードバックキャパシターＣＤ７の上に配線される。

このようにすれば、フィードバックキャパシターＣＤ７はその一端が出力端子ノードＮＴに接続されるキャパシターであるため、キャパシターＣＤ７と出力端子ノードＮＴとの間のカップリングの影響を抑止できる。

５．検出装置
図６に、上述のスイッチドキャパシター回路が適用された検出装置の構成例を示す。この検出装置３０は、駆動回路４０、検出回路６０を含む。ここで、検出装置３０は図６の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

センサーデバイス１０は、ジャイロセンサー等の物理量トランスデューサーである。例えばジャイロセンサーとしては、振動子が回転することによるコリオリ力から角速度を検出する振動型の角速度センサーや、静電容量の変化や慣性力の変化から角加速度を検出する角加速度センサー等を採用できる。なお以下では、センサーデバイス１０が振動型ジャイロセンサーである場合を例に説明するが、本実施形態ではこれに限定されない。

ここで、物理量トランスデューサーとは、物理量（物の性質の度合いを表す量であり、その単位が定義されているもの）を他の物理量に変換するための素子である。変換対象となる物理量としては、コリオリ力以外にも重力などの力や、加速度、質量などが考えられる。また変換により得られる物理量としては、電流以外にも電圧等であってもよい。

駆動回路４０は、駆動信号ＶＤ（駆動電圧、駆動電流）を出力してセンサーデバイス１０を駆動し、センサーデバイス１０からフィードバック信号ＩＦＤ（出力電流）を受ける。このようにして発振ループを形成し、センサーデバイス１０を励振させる。

検出回路６０は、駆動信号ＶＤにより駆動されるセンサーデバイス１０から検出信号ＩＳＰ、ＩＳＭ（差動電流信号）を受け、検出信号ＩＳＰ、ＩＳＭから所望信号を検出する。所望信号は、センサーデバイス１０の検出軸に対する回転方向と回転速度を表す信号であり、例えばセンサーデバイス１０の回転により発生するコリオリ力を表す信号である。

より具体的には、駆動回路４０は、増幅回路４２、２値化回路４６、ＡＧＣ（Automatic Gain Control）回路５０を含む。

増幅回路４２は、センサーデバイス１０からのフィードバック信号ＩＦＤを増幅する。具体的には、増幅回路４２は、Ｉ／Ｖ変換回路であり、フィードバック信号ＩＦＤである出力電流を増幅して電圧に変換し、増幅後の信号ＶＤ２を出力する。

２値化回路４６は、正弦波である増幅後の信号ＶＤ２の２値化処理を行い、２値化処理により得られた同期信号（参照信号）ＣＬＫを、検出回路６０に出力する。例えば、この２値化回路４６は、正弦波の信号ＶＤ２が入力されて、矩形波の同期信号ＣＬＫを出力するコンパレーターにより実現できる。

ＡＧＣ回路５０は、駆動信号ＶＤのゲインの自動調整を行う。具体的には、ＡＧＤ回路５０は、増幅後の信号ＶＤ２を監視し、発振ループのゲインを制御する。例えば、ＡＧＣ回路５０は、センサーデバイス１０の駆動振幅を検出し、検出された駆動振幅に応じた制御電圧を出力し、その制御電圧に基づいて駆動信号のゲインを制御する。このようにしてＡＧＣ回路５０は、駆動信号ＶＤの振幅が一定となるようにゲインを自動調整し、ジャイロセンサーの振動子の振動速度を一定に制御する。

検出回路６０は、Ｉ／Ｖ変換回路７０（増幅回路）、ハイパスフィルター８０、同期検波回路９０、ゲインアンプ１００、スイッチドキャパシター回路１１０を含む。

Ｉ／Ｖ変換回路７０は、センサーデバイス１０からの検出信号ＩＳＰ，ＩＳＭをＱＶ変換（電荷電圧変換）し、変換後の電圧信号を差動アンプによりシングルエンドの電圧信号ＶＳ１に変換して出力する。

ハイパスフィルター８０は、電圧信号ＶＳ１のオフセット成分（ＤＣ成分）をカットし、キャリア周波数の信号を透過して電圧信号ＶＳ２を出力する。

同期検波回路９０は、同期信号ＣＬＫに基づいて電圧信号ＶＳ２の検波を行い、電圧信号ＶＳ３を出力する。例えば、同期検波回路９０は、同期信号ＣＬＫがハイレベルの期間において正転の電圧信号ＶＳ２を透過し、同期信号ＣＬＫがローレベルの期間において反転の電圧信号ＶＳ２を透過することで検波を行う。

ゲインアンプ１００は、検波された電圧信号ＶＳ３のローパスフィルター処理を行い、ゲイン調整を行って電圧信号ＶＳ４を出力する。

スイッチドキャパシター回路１１０は、電圧信号ＶＳ４のローパスフィルター処理を行い、出力電圧信号ＶＴを出力端子ＴＱに出力する。例えばスイッチドキャパシター回路１１０は、図３等に示す２次のローパスフィルターにより構成される。スイッチドキャパシター回路１１０は、スイッチ素子をオン・オフ制御する制御部１１２を含む。

検出装置３０の後段には、電圧信号ＶＴをＡ／Ｄ変換してデジタル信号ＡＤＱを出力するＡ／Ｄ変換部２００が接続される。このＡ／Ｄ変換部２００は、ローパスフィルター２１０、Ａ／Ｄ変換器２２０を含む。

図７に、上記の検出装置３０の信号波形例を示す。図７に示すように、駆動信号ＶＤとして正弦波の信号を出力し、センサーデバイス１０を駆動する。同期信号ＣＬＫは、駆動信号ＶＤを２値化した信号であり、同期信号ＣＬＫと同じ周波数のクロック信号である。センサーデバイス１０は、検出信号（ＩＳＰ−ＩＳＭ）として、コリオリ力に応じて振幅変調された信号を出力する。この検出信号のキャリア信号は、駆動信号ＶＤと同じ周波数の信号である。そして、検出信号を同期検波して電圧信号ＶＳ３を出力し、その電圧信号ＶＳ３をローパスフィルター処理して電圧信号ＶＴを出力する。この電圧信号ＶＴは、検出対象である角速度に比例した所望信号である。

上記の実施形態によれば、検出装置３０は、センサーデバイス１０からの所望信号を検出するものであり、スイッチドキャパシター回路１１０を含む。センサーデバイス１０はジャイロセンサーである。そして、スイッチドキャパシター回路１１０は、ジャイロセンサーによりセンシングされた角速度に対応するＤＣ電圧（直流電圧）を出力するフィルター回路である。

本実施形態によれば、スイッチドキャパシター回路１１０は、検出装置３０の負荷電流に依らず正確な電圧を出力できるため、角速度に対応するＤＣ電圧を高精度に出力することが可能になる。

また、本実施形態では、スイッチドキャパシター回路の出力負荷電流に対するＤＣ電圧の変動値Ｙ[Ｖ]は、例えば角速度に対する検出装置の感度Ｘ[Ｖ／ｄｐｓ]以下である。あるいは変動値Ｙ［Ｖ］は、ＤＣ電圧についてのＡ／Ｄ変換器２２０の１ＬＳＢに対応する電圧値ＶＬＳＢ［Ｖ］以下であってもよい。あるいは変動値Ｙ［Ｖ］は、出力端子ＴＱに出力されるノイズのピークトゥーピーク電圧以下であってもよい。

このようにすれば、感度Ｘ[Ｖ／ｄｐｓ]以下の精度でＤＣ電圧を出力できる。あるいは、電圧値ＶＬＳＢ［Ｖ］以下の精度でＤＣ電圧を出力できる。あるいは、ノイズのピークトゥーピーク電圧以下の精度でＤＣ電圧を出力できる。

ここで、出力負荷電流とは、Ａ／Ｄ変換部２００等の検出装置３０の外部回路により出力端子ＴＱに流れる負荷電流である。例えば出力負荷電流は、設計仕様における負荷電流の最大値である。また、ＤＣ電圧についてのＡ／Ｄ変換器とは、Ａ／Ｄ変換器がＤＣ電圧を直接Ａ／Ｄ変換してもよく、他の回路（例えばローパスフィルター２１０）を通過したＤＣ電圧をＡ／Ｄ変換器がＡ／Ｄ変換してもよいという意味である。他の回路にゲインがある場合、１ＬＳＢに対応する電圧値ＶＬＳＢはそのゲインに応じて変動する。

６．電子機器
図８に、上記の検出装置３０が適用された電子機器の構成例を示す。この電子機器は、センサーデバイス１０、検出装置３０（広義には、集積回路装置）、処理部５１０、記憶部５２０、無線回路５３０、アンテナ５４０を含む。なお、本実施形態の電子機器は図８の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

この電子機器では、センサーデバイス１０が、各種の物理量（力、加速度、質量等）を検出する。そして、物理量を電流（電荷）や電圧等に変換して、検出信号として出力する。検出装置３０は、センサーデバイス１０からの検出信号を受けて、その検出信号の検波やＡ／Ｄ変換を行う。処理部５１０は、検出装置３０からのデジタルデータを受けて、そのデジタルデータに対する信号処理を行う。記憶部５２０は、検出装置３０からのデジタルデータや処理部５１０からのデジタルデータを記憶する。無線回路５３０は、検出装置３０や処理部５１０からのデジタルデータに対して変調処理などを行い、アンテナ５４０を用いて外部機器（相手側の電子機器）に送信する。またアンテナ５４０を用いて、外部機器からのデータを受信し、ＩＤ認証を行ったり、センサーデバイス１０の制御等を行ってもよい。

上記の構成例によれば、煙センサー、光センサー、人感センサー、圧力センサー、生体センサー、ジャイロセンサー等を内蔵した様々な電子機器を実現できる。また、無線通信を利用して非接触でデータの書き込みと読み出しを行うＲＦＩＤ（Radio Frequency Identification）に用いられるＩＣタグ（ＲＦタグ）などの電子機器を実現できる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（センサーデバイス、第１入力ノード、第２入力ノード等）と共に記載された用語（ジャイロセンサー、負極性入力ノード、正極性入力ノード等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またスイッチドキャパシター回路、検出装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

１０ センサーデバイス、３０ 検出装置、４０ 駆動回路、４２ 増幅回路、
４６ ２値化回路、５０ ＡＧＣ回路、６０ 検出回路、７０ Ｉ／Ｖ変換回路、
８０ ハイパスフィルター、９０ 同期検波回路、１００ ゲインアンプ、
１１０ スイッチドキャパシター回路、１１２ 制御部、２００ Ａ／Ｄ変換部、
２１０ ローパスフィルター、２２０ Ａ／Ｄ変換器、５１０ 処理部、
５２０ 記憶部、５３０ 無線回路、５４０ アンテナ、
ＡＤＱ デジタル信号、ＣＢ１〜ＣＢ３，ＣＤ１〜ＣＤ８ キャパシター、
ＣＬＫ 同期信号、ＣＲ キャパシター領域、Ｄ１〜Ｄ４ 第１〜第４の方向、
ＩＦＤ フィードバック信号、ＩＳＰ，ＩＳＭ 検出信号、
Ｎ１，Ｎ１１，Ｎ２１ 負極性入力ノード、
Ｎ２，Ｎ１２，Ｎ２２ 正極性入力ノード、
ＮＩ スイッチドキャパシター回路の入力ノード、
ＮＱ，ＮＱ１，ＮＱ２ 演算増幅器の出力ノード、
ＮＴ 出力端子ノード、ＯＰＢ，ＯＰＤ１，ＯＰＤ２ 演算増幅器、
ＯＰＲ 演算増幅器領域、ＲＢ１，ＲＤ１ 静電保護用の抵抗素子、
ＲＢ２，ＲＤ２ 第２の静電保護用の抵抗素子、
ＳＢ１〜ＳＢ８，ＳＤ１〜ＳＤ１８ スイッチ素子、ＳＷＲ スイッチ素子領域、
ＴＱ 出力端子、ＶＡ 基準電圧、ＶＤ 駆動信号、ＶＤ２ 信号、ＶＩ 入力電圧、
ＶＱ，ＶＱ１，ＶＱ２ 演算増幅器の出力電圧、ＶＴ 出力端子電圧

Claims (16)

1. 出力用の演算増幅器と、
   スイッチドキャパシター動作を行うための複数のスイッチ素子と、
   スイッチドキャパシター動作を行うための複数のキャパシターと、
   スイッチドキャパシター回路の出力端子ノードと、前記複数のスイッチ素子のうちの第１のスイッチ素子との間に設けられる静電保護用の抵抗素子と、
   を含むことを特徴とするスイッチドキャパシター回路。
2. 請求項１において、
   前記演算増幅器の第１の入力ノードに一端が接続されるフィードバックキャパシターを含み、
   前記フィードバックキャパシターの他端は、
   静電保護用の抵抗素子を介さずに前記スイッチドキャパシター回路の前記出力端子ノードに接続されることを特徴とするスイッチドキャパシター回路。
3. 請求項２において、
   前記複数のスイッチ素子は、
   スイッチ素子領域にレイアウト配置され、
   前記複数のキャパシターと前記フィードバックキャパシターは、
   前記スイッチ素子領域の第１の方向側に設けられるキャパシター領域にレイアウト配置され、
   前記演算増幅器は、
   前記キャパシター領域の前記第１の方向側に設けられる演算増幅器領域にレイアウト配置されることを特徴とするスイッチドキャパシター回路。
4. 請求項３において、
   前記第１の方向の反対方向を第２の方向とする場合に、
   前記複数のスイッチ素子を制御するための制御信号線は、
   前記スイッチ素子領域に対して前記第２の方向側から配線されることを特徴とするスイッチドキャパシター回路。
5. 請求項４において、
   前記制御信号線は、
   前記第１の方向に沿った方向に配線されることを特徴とするスイッチドキャパシター回路。
6. 請求項３乃至５のいずれかにおいて、
   前記静電保護用の抵抗素子は、
   前記スイッチ素子領域と前記演算増幅器領域との間にレイアウト配置されることを特徴とするスイッチドキャパシター回路。
7. 請求項６において、
   前記静電保護用の抵抗素子は、
   前記スイッチ素子領域と前記キャパシター領域との間にレイアウト配置されることを特徴とするスイッチドキャパシター回路。
8. 請求項３乃至７において、
   前記演算増幅器の出力ノードと、前記スイッチドキャパシター回路の前記出力端子ノードとの間に設けられる第２の静電保護用の抵抗素子を含むことを特徴とするスイッチドキャパシター回路。
9. 請求項８において、
   前記第２の静電保護用の抵抗素子は、
   前記キャパシター領域と前記演算増幅器領域との間にレイアウト配置されることを特徴とするスイッチドキャパシター回路。
10. 請求項８または９において、
    少なくとも１つのフィードバックキャパシターを含み、
    前記少なくとも１つのフィードバックキャパシターの各フィードバックキャパシターの容量値の合計をＣｆとし、スイッチドキャパシター回路の出力端子のパッド容量をＣｐとし、前記スイッチドキャパシター動作の動作周波数をＦとし、前記第２の静電保護用の抵抗素子の抵抗値をＲ２とする場合に、
    Ｒ２≦１／（４π・Ｆ・（Ｃｆ＋Ｃｐ））を満たすことを特徴とするスイッチドキャパシター回路。
11. 請求項１乃至１０のいずれかに記載のスイッチドキャパシター回路を含み、
    センサーデバイスからの所望信号を検出することを特徴とする検出装置。
12. 請求項１１において、
    前記センサーデバイスは、
    ジャイロセンサーであることを特徴とする検出装置。
13. 請求項１２において、
    前記スイッチドキャパシター回路は、
    前記ジャイロセンサーによりセンシングされた角速度に対応するＤＣ電圧を出力するフィルター回路であることを特徴とする検出装置。
14. 請求項１３において、
    スイッチドキャパシター回路の出力負荷電流に対する前記ＤＣ電圧の変動値Ｙ[Ｖ]は、
    前記角速度に対する検出装置の感度Ｘ[Ｖ／ｄｐｓ]以下であることを特徴とする検出装置。
15. 請求項１３において、
    スイッチドキャパシター回路の出力負荷電流に対する前記ＤＣ電圧の変動値Ｙ[Ｖ]は、
    前記ＤＣ電圧についてのＡ／Ｄ変換器の１ＬＳＢに対応する電圧値ＶＬＳＢ［Ｖ］以下であることを特徴とする検出装置。
16. 請求項１１乃至１５のいずれかに記載の検出装置を含むことを特徴とする電子機器。

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