JP2004040356A

JP2004040356A - 半導体集積回路及びマイクロプロセッサ

Info

Publication number: JP2004040356A
Application number: JP2002193072A
Authority: JP
Inventors: Hisanori Yamada; 山田　寿範; Seiji Kamata; 鎌田　誠司; Shoji Sato; 佐藤　照二
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-07-02
Filing date: 2002-07-02
Publication date: 2004-02-05

Abstract

【課題】用途に応じて使い勝手の良好な変換特性を選択可能な、Ａ／Ｄ変換器などのアナログ回路を内蔵した半導体集積回路を提供する。
【解決手段】半導体集積回路（１）は、中央処理装置（３）、不揮発性メモリ（９）及びアナログ回路（７，８）を有する。不揮発性メモリは、電源投入に応答してアナログ回路の特性を初期化する第１補正データ（３７）を格納する第１メモリ領域（３５）と、特性初期化後に中央処理装置の命令実行によってアナログ回路の特性にオフセットを与える第２補正データ（３８）を格納する第２メモリ領域（３６）とを含む。第１補正データによる適正に補正された初期特性のままでも、第２補正データによる用途に応じたオフセットを積極的に与えた特性でも、使い勝手の良い変換特性を選択することができる、半導体集積回路を実現可能となる。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、中央処理装置、不揮発性メモリ及びアナログ回路を１個の半導体チップ上に有した半導体集積回路に関し、特にアナログ回路における誤差の補正に関するもので、例えば機器組み込み用の半導体集積回路、更にはマイクロプロセッサに適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体集積回路に含まれるアナログ回路としては、Ｄ／Ａ（ｄｉｇｉｔａｌ　ｔｏ　ａｎａｌｏｇ）変換器や局部Ｄ／Ａ変換器を有したＡ／Ｄ（ａｎａｌｏｇ　ｔｏ　ｄｉｇｉｔａｌ）変換器がある。そのようなＤ／Ａ変換器は、ラダー抵抗回路網のような抵抗分圧回路を有し、この抵抗分圧回路は、電源電圧源と接地電圧源との間の電位差を抵抗分圧してデジタル値に応ずる分圧電圧を形成するようになっている。したがって、前記抵抗分圧回路を構成する全ての抵抗が高精度に形成されていれば、一定の変換精度が保証されたＤ／Ａ変換を実現可能である。
【０００３】
しかしながら、半導体集積回路では、半導体製造プロセスに起因する抵抗値のばらつきが原因で、オフセット誤差やフルスケール誤差などの相対誤差が生じてしまう為、実際には、抵抗値の微調整や抵抗回路網全体の合せ込みにより相対誤差の補正を行うことで、一定の変換精度を保証している。
【０００４】
相対誤差の補正に着目した従来技術として、特開平９−２６０５９３号公報には、半導体集積回路外部から半導体集積回路内の不揮発性メモリ部に書き込んだ記憶データにより、複数の可変抵抗回路を直列接続して構成された抵抗分圧回路の可変抵抗回路ごとの抵抗値を調整して、相対誤差全般に対する補正を可能とした技術が開示されている。特開平６−２０４８７３号公報には、Ａ／Ｄ変換器外部に設けられた入力端子から範囲変更設定用の信号を与えることにより、抵抗分圧回路と接地電圧源端子及び電源電圧源端子との間にそれぞれ設けられた可変抵抗回路の抵抗値を選択することで、オフセット誤差及びフルスケール誤差を各々調整して、Ａ／Ｄ変換範囲を変更可能とした技術が開示されている。
【０００５】
【発明が解決しようとする課題】
本発明者は、半導体集積回路に内蔵されたＤ／Ａ変換器若しくは局部Ｄ／Ａ変換器を有したＡ／Ｄ変換器の使い勝手を向上させるという観点より、オフセット誤差やフルスケール誤差を低減させること、オフセット誤差若しくはフルスケール誤差の一方または双方に対して積極的にオフセットを与えることで所望の変換特性を得ること、について検討した。
【０００６】
これによれば、発明者は、半導体集積回路に含まれたアナログ回路であるＤ／Ａ変換器若しくは局部Ｄ／Ａ変換器を有するＡ／Ｄ変換器において、半導体集積回路の利用者（以下ユーザと記す）が半導体集積回路の製造者（以下メーカと記す）によって保証された変換精度でアナログ回路を常に利用可能とする為には、半導体集積回路に電源投入した時点でＤ／Ａ変換器の相対誤差を常に初期化することが望ましいということを見出した。また、相対誤差が補正された状態で半導体集積回路がメーカからユーザに供給された後、補正済みの相対誤差に対して人為的な調整を加えることの必要性が本発明者によって認識された。すなわち、半導体集積回路に含まれたＤ／Ａ変換器またはＤ／Ａ変換器を内蔵したＡ／Ｄ変換器の変換特性を、例えば、ガス、電力の残量表示装置のように、本来の残量値に対してあるオフセットを持たせて表示することが応用システム装置自体の仕様を満足しうる場合など、用途に応じた変換特性に変更可能したいという要求も考えられる。
【０００７】
前記公知技術においては、上記検討事項の両者をともに解決する為の内容は開示されていない。
【０００８】
本発明の目的は、用途に応じて使い勝手の良好なＤ／Ａ変換器やＡ／Ｄ変換器などのアナログ回路を内蔵した半導体集積回路、更にはマイクロプロセッサを提供することにある。
【０００９】
本発明の別の目的は、電源投入に応答して予め定めた初期状態に相対誤差を設定する機能と、半導体集積回路の応用システム装置への組み込み後でもオフセット誤差若しくはフルスケール誤差の一方または双方にオフセットを容易に与えること可能な機能と、を両方有した、Ｄ／Ａ変換器若しくはＤ／Ａ変換器を有するＡ／Ｄ変換器をアナログ回路として含む半導体集積回路を提供することである。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
〔１〕すなわち、本発明に関わる半導体集積回路は、中央処理装置（３）、前記中央処理装置によりアクセス可能な不揮発性メモリ（９）及びアナログ回路（７，８）を１個の半導体チップ上に有する。前記不揮発性メモリは第１メモリ領域（３５）及び第２メモリ領域（３６）を含む。前記第１メモリ領域は、電源投入に応答して、前記アナログ回路の特性を決定する初期値として利用される第１補正データ（３７）を格納する。前記第２メモリ領域は、電源投入に応答した前記アナログ回路への初期値設定後に、前記中央処理装置の命令実行によって、前記アナログ回路の特性を変更するために利用される第２補正データ（３８）を格納する。
【００１３】
上記した手段によれば、前記第１メモリ領域にはメーカが出荷前に予め定めた初期値のような第１補正データが格納されることになり、電源投入に応答して、アナログ回路の特性を初期化することができる。更に、前記第２メモリ領域にはアナログ回路の特性にオフセットを与えるような第２補正データが格納されることになり、電源投入に応答した前記第１補正データによる前記アナログ回路の特性が決定された後、前記中央処理装置の命令実行により、前記アナログ回路の特性を、前記第１補正データにより決定された初期特性から、残量表示装置などの実際の用途に応じた特性に変更できる。これにより、適正に補正された初期特性のままでも、用途に応じたオフセットを積極的に与えた特性でも、特別な手段を必要とすることなく容易に、使い勝手の良い特性を選択することができる、Ｄ／Ａ変換器やＡ／Ｄ変換器などのアナログ回路を内蔵した半導体集積回路を実現可能となる。
【００１４】
本発明の具体的な様態としては、前記第１補正データは、前記アナログ回路自体の電源電圧側におけるフルスケール誤差と接地電源側におけるオフセット誤差とのうち一方または双方を補正可能なデータである。また、前記第２補正データは、前記第１補正データに対して両極性を有する複数のデータである。これにより、オフセット誤差やフルスケール誤差に対して予め補正を行った状態に対して、正負いずれの極性にもオフセットを与えることが可能である為、寒冷地や熱帯などの仕向地の違いにより必要とされるオフセットの極性が異なる複数の特性を使用環境に応じて変更しなければならない場合であっても柔軟に適応できる、幅広い用途の、Ｄ／Ａ変換器やＡ／Ｄ変換器などのアナログ回路を内蔵した半導体集積回路を実現可能となる。
【００１５】
前記アナログ回路は、例えば、電源電圧端子（２４）、外部から与えられた信号により抵抗値の変更を可能とした電源電圧側の可変抵抗回路（３０）、外部から与えられたデジタル値により分圧ノードの選択を可能とした抵抗分圧回路（３１）、外部から与えられた信号により抵抗値の変更を可能とした接地電源側の可変抗回路（３２）及び接地電圧端子（２５）が順次直列接続されたＤ／Ａ変換器（８）または前記Ｄ／Ａ変換器を局部Ｄ／Ａ変換器（２３）として有する逐次変換方式のＡ／Ｄ変換器（７）である。前記Ｄ／Ａ変換器として、前記電源電圧側の可変抵抗回路又は接地電源側の可変抗回路のいずれか一方を有する構成でもよい。
【００１６】
前記アナログ回路は、例えば、前記第１メモリ領域から読み出された前記第１補正データが格納可能にされると共に前記第２メモリ領域から読み出された第２補正データが格納可能にされるレジスタ手段（２０）を有する。前記レジスタ手段に格納された第１補正データ又は第２補正データは前記可変抵抗回路の抵抗値を選択させる。
【００１７】
〔２〕別の観点による発明は、半導体集積回路の不揮発性メモリに書き込まれたデータに着目する。本発明に関わる半導体集積回路は、中央処理装置、前記中央処理装置によりアクセス可能な不揮発性メモリ及びアナログ回路を１個の半導体チップ上に有する。前記不揮発性メモリは、電源投入に応答して、前記アナログ回路の特性を決定する初期値として利用される第１補正データ及び電源投入に応答した前記アナログ回路への初期値設定後に前記中央処理装置の命令実行によって、前記アナログ回路の特性を変更するために利用される第２補正データを有する。
【００１８】
前記第１補正データは、前記アナログ回路自体の電源電圧側におけるフルスケール誤差と、接地電源側におけるオフセット誤差と、のうち一方または双方を補正可能なデータである。
【００１９】
前記第２補正データは、前記第１補正データに対して両極性を有する複数のデータである。
【００２０】
上記した手段によれば、前記半導体集積回路の前記不揮発性メモリが第１メモリ領域及び第２メモリ領域を含む場合と同様の効果が得られる。
【００２１】
【発明の実施の形態】
図２には本発明に係る半導体集積回路の一例としてシングルチップ・マイクロコンピュータ（又はシングルチップマイクロプロセッサ）１の構成が例示されている。特に制限されないが、前記シングルチップ・マイクロコンピュータ１は、公知のＣＭＯＳ製造プロセスによって単結晶シリコン基板などの一つの半導体基板（半導体チップ）上に形成される。
【００２２】
図２に示されるように、前記シングルチップ・マイクロコンピュータ１は、特に制限されないが、クロック発振器２、中央処理装置（以下ＣＰＵと記す）３、内蔵ランダム・アクセス・メモリ（ＲＡＭ）４、外部ホストコントローラと前記ＣＰＵ３とのパラレルインターフェース回路とされるホストインタフェース５、シリアル通信回路とされるシリアルコミュニケーションインタフェース６、アナログ・デジタル変換器（以下Ａ／Ｄ変換器と記す）７、デジタル・アナログ変換器（以下Ｄ／Ａ変換器と記す）８、内蔵リード・オンリー・メモリ（以下ＲＯＭと記す）９、システム暴走監視回路とされるウォッチドッグタイマ１０、波形出力及び波形周期測定回路とされるフリーランニングタイマ１１、汎用タイマ回路とされるタイマ１２、パルス幅変調回路とされるＰＷＭタイマ１３及び複数の信号の入出力回路とされる複数のポート（ポート１〜９）１４を含む。
【００２３】
前記ＣＰＵ３とこれらの回路モジュール（４〜１４）はアドレスバス１５及びデータバス１６によって結合され、前記ＣＰＵ３により前記これらの回路モジュール（４〜１４）がアクセス可能とされる。
【００２４】
前記ＣＰＵ３が前記回路モジュール（４〜１４）の何れかをアクセスする場合、前記ＣＰＵ３はアクセスの対象とされる前記回路モジュールに割り当てられたアドレスを選択するためのアドレス信号を前記アドレスバス１５へ発生する。この時、データリードモードであるなら、アクセスの対象とされる前記回路モジュールは前記データバス１６にデータを出力し、前記ＣＰＵ３は前記データバス１６を介してそのデータを取り込む。一方、データライトモードであるなら、前記ＣＰＵ３は前記データバス１６へ所望のデータを出力し、上記アクセスの対象とされる前記回路モジュールは前記データバス１６を介してそのデータを取り込む。
【００２５】
前記ＣＰＵ３は、特に制限されないが、処理すべきプログラム内に定義された命令が格納される命令レジスタ、前記命令レジスタに格納された命令をデコードする命令デコーダ、前記命令デコーダから出力される制御信号に従ってその動作が制御される命令実行部とを含む。前記命令実行部は、算術演算や論理演算を実行する算術論理演算器、汎用レジスタ、プログラム内の次に実行されるべき命令の命令アドレスに関するデータを格納するプログラムカウンタ等を有する。なお、前記の命令レジスタ、命令デコーダ、命令実行部、算術論理演算器、汎用レジスタ及びプログラムカウンタは、図面の簡素化のため、上記図２には描かれていないが、当業者には当然に理解されるであろう。
【００２６】
アナログ回路の１つとして搭載されている前記Ａ／Ｄ変換器７は、特に制限されないが、逐次変換方式により入力アナログ信号をデジタル信号に変換する機能を有し、各種レジスタ、局部Ｄ／Ａ変換部及びコントロール回路を含む。
【００２７】
もう１つのアナログ回路として搭載されている前記Ｄ／Ａ変換器８は、特に制限されないが、前記データバス１６を介して入力されたデジタル信号をアナログ信号に変換する機能を有し、各種レジスタ及びコントロール回路を含む。
【００２８】
前記ＲＯＭ９は、前記ＣＰＵ３で実行されるプログラムを格納するためのプログラムメモリとされ、特に制限されないが、電気的に消去及びプログラムが可能な不揮発性記憶装置、例えば、一括消去型のフラッシュ型ＥＥＰＲＯＭなどのフラッシュメモリによって構成される。
【００２９】
図３には前記Ａ／Ｄ変換器７の一例が例示される。図３に示されるように、前記Ａ／Ｄ変換器７は、特に制限されないが、バスインターフェイス１７、モジュールデータバス１８、コントロールレジスタ１９、トリミングレジスタ２０、データレジスタ２１、逐次変換レジスタ２２、局部Ｄ／Ａ変換部２３、アナログ回路の電源電圧端子（ＡＶｃｃ）２４、アナログ回路の接地電圧端子２５（ＡＶｓｓ）、コントロール回路２６、コンパレータ２７、サンプル・ホールド回路２８及びマルチプレクサ２９を含み、逐次変換方式によりアナログ・デジタル変換を行う。
【００３０】
前記アナログ回路の電源電圧端子２４及びアナログ回路の接地電圧端子２５は、図１に示されるように、前記半導体集積回路１の前記アナログ回路以外のディジタル回路（２−６、９−１４等）の電源電圧端子（ＤＶｃｃ）１０１及び接地電圧端子（ＤＶｓｓ）１０２とは異なる。すなわち、デジタル回路の動作によって発生される電源ノイズが上記アナログ回路の動作に影響を与えないようにするため、アナログ回路用の電源電圧端子２４及び接地電圧端子２５とデジタル回路用の電源電圧端子１０１及び接地電圧端子１０２とは分離される。
【００３１】
次に、上記各回路ブロック（１７〜２９）の機能を説明する。
【００３２】
前記モジュールデータバス１８は、特に制限されないが、前記Ａ／Ｄ変換器７の内部データバスであり、前記バスインターフェイス１７を介して前記データバス１６と結合されている。
【００３３】
前記コントロール／ステータスレジスタ１９は、特に制限されないが、前記ＣＰＵ３により、Ａ／Ｄ変換の制御を行うコントロールデータが格納可能にされる機能を有する。また、前記コントロール回路２６により、Ａ／Ｄ変換の状態を示すステータスデータが格納可能にされる機能を有する。
【００３４】
前記トリミングレジスタ２０は、特に制限されないが、前記ＣＰＵ３により、前記局部Ｄ／Ａ変換部２３の変換特性を決定する補正データが格納可能にされる機能を有する。
【００３５】
前記データレジスタ２１は、特に制限されないが、前記逐次比較レジスタ２２により、Ａ／Ｄ変換を行った結果であるリザルトデータが格納可能にされる機能を有する。
【００３６】
前記マルチプレクサ２９は、特に制限されないが、前記コントロール回路２６により与えられた制御信号に従い、入力アナログ信号ＡＮ０〜ＡＮ７のうち１つを選択して出力する機能を有する。
【００３７】
前記サンプル・ホールド回路２８は、特に制限されないが、前記マルチプレクサ２９により出力された入力アナログ信号の刻々と変化する状態を、前記コントロール回路２６により与えられたクロック信号φ／２〜φ／１６に同期して、一時的に保持する機能を有する。
【００３８】
前記局部Ｄ／Ａ変換部２３は、特に制限されないが、前記逐次比較レジスタ２２により与えられたデジタル値を、前記電源電圧端子（ＡＶｃｃ）２４と前記接地電圧端子（ＡＶｓｓ）２５とによって与えられた電圧範囲のアナログ電圧出力に、前記トリミングレジスタ２０が保有する補正データによって決められた変換特性に従って、デジタル・アナログ変換を行う機能を有する。
【００３９】
前記コンパレータ２７は前記サンプル・ホールド回路２８で保持された入力アナログ信号と前記局部Ｄ／Ａ変換部２３より出力されたアナログ電圧出力との電圧比較を行い、比較結果信号を出力する機能を有する。
【００４０】
前記コントロール回路２６は、特に制限されないが、変換開始トリガＳ１又は外部トリガ入力Ｓ２からの変換開始要求により、前記コントロール／ステータスレジスタ１９が保有する前記コントロールデータの内容に基づき、入力アナログ信号ＡＮ０〜ＡＮ７に対するアナログ・デジタル変換の実行制御を行う機能を有する。また、割り込み信号Ｓ３を用いて前記ＣＰＵ３に対してアナログ・デジタル変換の終了を通知する機能を有する。
【００４１】
前記逐次比較型レジスタ２２は、特に制限されないが、前記コントロール回路２６の制御に基づいて、前記局部Ｄ／Ａ変換部２３にデジタル・アナログ変換用のデジタル値を比較終了まで繰り返し与える機能を有する。また、比較終了時のデジタル値を、Ａ／Ｄ変換の結果である前記リザルトデータとして前記データレジスタ２１に格納する機能を有する。
【００４２】
ここで図３のＡ／Ｄ変換器の全体的なアナログ・デジタル変換動作を説明する。
【００４３】
この例においては、先ず、変換対象となる前記入力アナログ信号や変換時間となる前記クロック信号などを指定する前記コントロールデータが、前記ＣＰＵ３により前記コントロール／ステータスレジスタ１９に格納される。次に、前記コントロールデータに基づいて、前記コントロール回路２６により前記入力アナログ信号ＡＮ０〜ＡＮ７のうち１つが変換対象入力アナログ信号として選択される。前記変換開始トリガＳ１又は前記外部トリガ入力Ｓ２により変換開始が要求されると、前記コントロールデータにより指定された前記クロック信号φ／２〜φ／１６に同期して前記変換対象入力アナログ信号の電圧値が前記サンプル・ホールド回路２８に一時的に保持される。これにより、前記変換対象入力アナログ信号の変換開始要求に応答した電圧値が一義的に決定する。この電圧値と前記局部Ｄ／Ａ変換器２３の前記アナログ電圧出力とを前記コンパレータ２７により比較する。前記アナログ電圧出力は、前記トリミングレジスタ２０が保有する補正データによって予め決定された変換特性に基づいて、前記逐次比較レジスタ２２により与えられたデジタル値をデジタル・アナログ変換したものである。アナログ・デジタル変換が終了するまで、前記コントロール回路２６、前記逐次比較レジスタ２２及び前記局部Ｄ／Ａ変換器２３により前記アナログ電圧出力の更新が繰り返えし行われ、更新されるごとに前記コンパレータ２７による比較が行われる。アナログ・デジタル変換が終了した時点で前記逐次比較レジスタ２２が保有していたデジタル値は、アナログ・デジタル変換結果として前記データレジスタ２１に格納される。前記割り込み信号Ｓ３により前記ＣＰＵ３に変換終了が通知されると、前記ＣＰＵ３はアナログ・デジタル変換結果である前記リザルトデータを前記データレジスタ２１より読み出し、アナログ・デジタル変換動作が完了する。
【００４４】
前記Ａ／Ｄ変換器７の変換特性、即ち、前記局部Ｄ／Ａ変換部２３の変換特性は、前記トリミングレジスタ２０が保有する補正データにより決められる。その補正データは前記ＲＯＭ９が保存し、前記ＣＰＵ３の命令実行により前記トリミングレジスタ２０に格納される。
【００４５】
以下、前記補正データにより変換特性が可変にされる前記局部Ｄ／Ａ変換部２３について詳細な説明を行う。
【００４６】
図１には前記局部Ｄ／Ａ変換器２３の一例が例示される。前記局部Ｄ／Ａ変換器２３は、特に制限されないが、前記電源電圧端子（ＡＶｃｃ）２４、フルスケールトリミング部３０、抵抗分圧回路３１、オフセットトリミング部３２、前記接地電圧端子（ＡＶｓｓ）２５、パワースイッチ３３及び増幅器３４を含む。前記フルスケールトリミング部３０、前記抵抗分圧回路３１、前記オフセットトリミング部３２及び前記パワースイッチ３３は、前記電源電圧端子（ＡＶｃｃ）２４と前記接地電圧端子（ＡＶｓｓ）２５との間に直列接続される。
【００４７】
前記抵抗分圧回路３１は、特に制限されないが、複数の抵抗素子Ｒ１〜Ｒ２５４が直列接続された抵抗列を有し、前記抵抗列の分圧ノードが複数のスイッチ素子ＳＷ０〜ＳＷ２５４によって選択可能にされる。前記複数のスイッチ素子ＳＷ０〜ＳＷ２５４は、前記逐次比較レジスタ２２が保有するデジタル値に基づき、選択的に開閉制御される。前記デジタル値に基づいて前記抵抗分圧回路３１から出力される分圧電圧は、前記増幅器３４の入力端子ＩＮに接続される。
【００４８】
前記増幅器３４は、特に制限されないが、前記入力端子ＩＮから入力されたアナログ電圧を増幅して出力端子ＯＵＴより出力する機能を有する。
【００４９】
前記オフセットトリミング部３２は、特に制限されないが、可変抵抗Ｒ０及び前記可変抵抗Ｒ０の抵抗値を選択制御するセレクタ３２Ａを含む。前記可変抵抗Ｒ０は、特に制限されないが、図４に例示された如く、抵抗素子ＲＯＦＦ００〜ＲＯＦＦ１４の１５個の抵抗素子が直列接続された抵抗列の各抵抗素子の両端と、前記接地電圧端子（ＡＶｓｓ）２５とを、１６個のスイッチ素子ＳＷＯＦＦ００〜ＳＷＯＦＦ１５により選択的に接続することで、１６通りの抵抗値の中から１つを選択可能な機能を有する。前記セレクタ３２Ａは、特に制限されないが、図４に例示された如く、前記トリミングレジスタ２０の４ビットの補正データフィールドＯＦＦ０〜ＯＦＦ３の値に基づいて、前記可変抵抗Ｒ０の１６個の前記スイッチ素子のうち１つを選択してオンさせる制御信号を出力するデコード論理機能を有する。
【００５０】
前記フルスケールトリミング部３２は、特に制限されないが、可変抵抗Ｒ２５５及び前記可変抵抗Ｒ２５５の抵抗値を選択制御するセレクタ３０Ａを含む。前記可変抵抗Ｒ２５５は、特に制限されないが、図５に例示された如く、抵抗素子ＲＦＵＬ００〜ＲＦＵＬ１４の１５個の抵抗素子が直列接続された抵抗列の各抵抗素子の両端と、前記電源電圧端子（ＡＶｃｃ）２４とを、１６個のスイッチ素子ＳＷＦＵＬ００〜ＳＷＦＵＬ１５により選択的に接続することで、１６通りの抵抗値の中から１つを選択可能な機能を有する。前記セレクタ３０Ａは、特に制限されないが、図５に例示された如く、前記トリミングレジスタ２０の４ビットの補正データフィールドＦＵＬ０〜ＦＵＬ３の値に基づいて、前記可変抵抗Ｒ２５５の１６個の前記スイッチ素子のうち１つを選択してオンさせる制御信号を出力するデコード論理機能を有する。
【００５１】
前記オフセットトリミング部３２は、前記抵抗分圧回路３１の前記スイッチ素子ＳＷ０を選択した時、前記抵抗分圧回路３１から前記増幅器３４の前記入力端子ＩＮに与えられる電圧レベルを、接地電圧ＡＶｓｓに対して決定するという意味で、前記抵抗分圧回路３０のオフセット電圧の決定を行う回路である。前記フルスケールトリミング部３０は、そのようにして決定される前記接地電圧ＡＶｓｓ側の電圧を基準として、前記抵抗分圧回路３１の前記スイッチ素子ＳＷ２５４を選択した時、前記抵抗分圧回路３１から前記増幅器３４の前記入力端子ＩＮに与えられる電圧レベルを、電源電圧ＡＶｃｃに対して決定するという意味で、前記抵抗分圧回路３０のフルスケール電圧の調整を行う回路として位置付けられる。
【００５２】
この例に従えば、図４に例示されるように、前記オフセットトリミング部３２において選択可能な前記可変抵抗Ｒ０の抵抗値は１６刻みとされ、前記トリミングレジスタ２０の４ビットの前記補正データフィールドＯＦＦ０〜ＯＦＦ３の値に応じて前記セレクタ３２Ａのデコード論理により前記１６個のスイッチ素子ＳＷＯＦＦ００〜ＳＷＯＦＦ１５のうち１つをオン状態にして、１つ刻みの抵抗値を選択可能にされる。これによって抵抗値が決定された可変抵抗Ｒ０が、前記抵抗分圧回路３１と前記接地電圧端子（ＡＶｓｓ）２５との間に介在されることにより、前記接地電圧ＡＶｓｓ対して−８（ＬＳＢ）〜＋７（ＬＳＢ）に相当する前記オフセット電圧を１（ＬＳＢ）単位で前記抵抗分圧回路３１に与えることが可能となる。−８（ＬＳＢ）〜＋７（ＬＳＢ）は±０（ＬＳＢ）を基準とする補正レベルを意味し、正確には、前記Ａ／Ｄ変換器７における最下位ビットに応ずる変換精度の補正レベルを意味する。
【００５３】
同様に、前記フルスケールトリミング部３０おいても、図５に例示される如く、選択可能な前記可変抵抗Ｒ２５５の抵抗値が１６刻みとされ、前記トリミングレジスタ２０の４ビットの前記補正ＦＵＬ０〜ＦＵＬ３の値に応じた前記セレクタ３０Ａのデコード論理により前記１６個のスイッチ素子ＳＷＦＵＬ００〜ＳＷＦＵＬ１５のうち１つをオン状態にして、１つ刻みの抵抗値が選択される。これによって抵抗値が選択された前記可変抵抗Ｒ２５５が、前記抵抗分圧回路３１と電源電圧端子（ＡＶｃｃ）２４との間に介在されることにより、前記電源電圧ＡＶｃｃに対して−７（ＬＳＢ）〜＋８（ＬＳＢ）に相当する範囲で前記抵抗分圧回路３１の前記フルスケール電圧が１（ＬＳＢ）単位で調整可能となる。−７（ＬＳＢ）〜＋８（ＬＳＢ）は±０（ＬＳＢ）を基準とする補正レベルを意味し、正確には、前記Ａ／Ｄ変換器７における最下位ビットに応ずる変換精度の補正レベルを意味する。
【００５４】
前記補正データフィールドＯＦＦ０〜ＯＦＦ３及びＦＵＬ０〜ＦＵＬ３は、図６に例示されるマッピングを有する。
【００５５】
前記トリミングレジスタ２０に格納される前記補正データを記憶する前記ＲＯＭ９は、例えば、図７に例示されるような第１メモリ領域３５及び第２メモリ領域３６を保存領域として有する。前記第１メモリ領域３５は、特に制限されないが、前記オフセット誤差及びフルスケール誤差のそれぞれを予め定められた初期補正レベルに補正可能な１組の第１補正データ３７が保存される領域である。前記第２メモリ領域３６は、特に制限されないが、前記第１補正データ３７により与えられる前記補正レベルを中心として両極性を有する複数の前記補正レベルに応ずるデータテーブル構造の前記第２補正データ３８が、前記オフセット誤差及び前記フルスケール誤差ごとにそれぞれ保存される領域である。
【００５６】
前記第２メモリ領域３６に構成される前記第２補正データテーブル３８Ａ，３８Ｂは、前記オフセット誤差及び前記フルスケール誤差に対して±０（ＬＳＢ）の補正レベルとなる前記補正データを中心に、＋側に補正可能な＋補正データと、−側に補正可能な−補正データが、前記補正レベルに応じて配列される。例えば、図７に例示される如く、前記オフセット誤差用第２補正データテーブル３８Ａでは、±０（ＬＳＢ）の前記補正レベルに応ずる前記補正データＨ’０２がアドレスＨ’０１０８に格納される。＋補正側には前記補正レベルの＋１変化に応ずる前記＋補正データが配列され、−補正側には前記補正レベルの−１変化に応ずる前記−補正データが配列される。また、前記フルスケール誤差補正用第２補正データテーブル３８Ｂでは、±０（ＬＳＢ）の前記補正レベルに応ずる前記補正データＨ’０１がアドレスＨ’０１２８に格納される。同様に、＋補正側には前記補正レベルの−１変化に応ずる前記＋補正データが配列され、−補正側には前記補正レベルの＋１変化に応ずる前記＋補正データが配列される。前記補正レベルが＋１変化され前記可変抵抗Ｒ０の抵抗値が大きくなると、前記オフセット電圧は高くなるため、前記オフセット誤差は＋側に補正される。逆に、前記補正レベルが＋１変化され前記可変抵抗Ｒ２５５の抵抗値が大きくなると、前記フルスケール電圧は低くなるため、前記フルスケール誤差は−側に補正される。よって、＋補正データと−補正データの補正レベルに対する極性は前記フルスケール誤差用第２補正テーブル３８Ｂと前記オフセット誤差用第２補正データテーブル３８Ａでは反対になっている。
【００５７】
前記第１メモリ領域３５は、記第第２補正データテーブル３８Ａ，３８Ｂにおいて、±０（ＬＳＢ）の補正レベルに応ずる前記補正データが、オフセット用第１補正データ３７Ａ及び前記フルスケール誤差用第１補正データ３７Ｂに別々に格納される。
【００５８】
前記局部Ｄ／Ａ変換部２３において、前記オフセット誤差及び前記フルスケール誤差のそれぞれを補正してデジタル・アナログ変換精度を決定するということは、即ち、前記局部Ｄ／Ａ変換部２３を局部Ｄ／Ａとして逐次変換方式のアナログ・デジタル変換を行う前記Ａ／Ｄ変換器７において、アナログ・デジタル変換精度を決定することとして位置付けられる。
【００５９】
図８に前記Ａ／Ｄ変換器７の変換精度補正手順を示す。図８において、特に制限されないが、先ず、前記半導体集積回路１に対して、前記ＲＯＭ９として内蔵されたフラッシュメモリテストであるプローブ検査１Ｐ１及びプローブ検査２Ｐ２が行われる。
【００６０】
次に、前記プローブ検査１Ｐ１及び前記プローブ検査２Ｐ２を合格した前記半導体集積回路１に対してロジックテストであるプローブ検査３Ｐ３が行われ、前記Ａ／Ｄ変換器７の変換精度の実力値が実測される。この例に従えば、図８に示されるように、前記Ａ／Ｄ変換器７の変換精度は、−２（ＬＳＢ）の前記オフセット誤差と、＋１（ＬＳＢ）の前記フルスケール誤差とを有することとなる。ここで、前記オフセット誤差−２（ＬＳＢ）を±０（ＬＳＢ）に補正する前記オフセット電圧は＋２（ＬＳＢ）と算出される。図４に例示される如く、前記オフセット電圧を＋２（ＬＳＢ）にするために前記オフセットトリミング部３２に与えられる４ビットの前記補正データフィールドＯＦＦ０〜ＯＦＦ３の値はＢ’００１０である。このため、図７に例示される如く、Ｂ’００１０を下位４ビットとし、上位４ビットを全て０としたＨ’０２が前記オフセット誤差用第１補正データ３７Ａとして前記ＲＯＭ９の前記第１メモリ領域３５のアドレスＨ’ＦＦ００に書き込まれ、保存される。同様に、前記フルスケール誤差の実測値＋１（ＬＳＢ）を補正する前記フルスケール電圧−１（ＬＳＢ）が算出される。図５に例示される如く、前記フルスケール電圧を−１（ＬＳＢ）にするために前記フルスケールトリミング部３２に与えられる前記補正データフィールドＦＵＬ０〜ＦＵＬ３の値はＢ’０００１であるので、図７に例示される如く、Ｈ’０１が前記フルスケール誤差用第１補正データ３７Ｂとして前記前記ＲＯＭ９の前記第１メモリエリアのアドレスＨ’ＦＦ０１に書き込まれ、保存される。
【００６１】
同時に、図７に例示される如く、前記オフセット誤差用第２補正データテーブル３８Ａにおいて±０（ＬＳＢ）の前記補正レベルに応ずる前記補正データが保存されると予め定められたアドレスＨ’０１０８に、前記オフセット誤差用第１補正データ３７Ａと同じ前記補正データＨ’０２が書き込まれる。この±０（ＬＳＢ）の前記補正レベルに応ずる前記補正データＨ’０２を基準として、−８〜＋７（ＬＳＢ）の前記補正レベルに応ずる前記補正データが一義的に決められ、前記オフセット誤差用第２補正データテーブル３８Ａの該当するアドレスに書き込まれ、保存される。同様に、前記フルスケール誤差用第２補正データテーブル３８Ｂにおいて±０（ＬＳＢ）の前記補正レベルに応ずる前記補正データが保存されると予め定められたアドレスＨ’０１２８に、前記フルスケール誤差用第１補正データ３７Ｂと同じ前記補正データＨ’０１が書き込まれる。この±０（ＬＳＢ）の前記補正レベルに応ずる前記補正データＨ’０１を基準として、−７〜＋８（ＬＳＢ）の前記補正レベルに応ずる前記補正データが一義的に決められ、前記フルスケール誤差用第２補正データテーブル３８Ｂの該当するアドレスに書き込まれ、保存される。
【００６２】
このようにして前記第１補正データ３７及び前記第２補正データ３８が前記ＲＯＭ９の前記第１メモリ領域３５及び前記第２メモリ領域に前記書き込まれた後、半導体製造プロセスの最後となる組み立て後検査Ｆ０が行われる。前記組み立て後検査Ｆ０における前記半導体集積回路１への電源投入時に応答して、前記半導体集積回路１に予めプログラムされたパワーオンリセットが実行される。前記パワーオンリセットの実行中に、前記第１補正データ３７は、前記ＲＯＭ９の前記第１メモリ領域３５から前記データバス１６を介して前記ＣＰＵ３に自動的に読み込まれる。前記ＣＰＵ３に読み込まれた前記第１補正データ３７は、前記データバス１６、前記バスインターフェイス１７及びモジュールデータバス１８を介して、前記Ａ／Ｄ変換器７の前記トリミングレジスタ２０に格納される。この時、図７に例示される如く、前記オフセット誤差用第１補正データ３７Ａ及び前記フルスケール誤差補正用第１補正データ３７Ｂは各々が８ビットの合計１６ビットであり、図６に例示される如く、前記トリミングレジスタ２０は８ビットであるため、前記オフセット誤差用第１補正データ３７Ａの下位４ビットを上位４ビットに、前記フルスケール誤差用第１補正データ３７Ｂの下位４ビットを下位４ビットにした、８ビットに前記ＣＰＵ３でデータフォーマット変更されてから前記第１補正データ３７として前記トリミングレジスタ２０に格納される。尚、電源投入とは、上記アナログ回路用の電源電圧端子２４及び接地電圧端子２５とデジタル回路用の電源電圧端子１０１及び接地電圧端子１０２のそれぞれに所望の電源電位或いは接地電位が、図示されないシステム電源回路から供給されることを意味する。
【００６３】
前記トリミングレジスタ２０への前記第１補正データ３７の格納に応答して、前記オフセット誤差用第１補正データ３７Ａに基づき前記オフセットトリミング部３２の可変抵抗Ｒ０の抵抗値が決定される。同様に、前記フルスケール誤差用第１補正データ３７Ｂに基づき前記フルスケールトリミング部３０の可変抵抗Ｒ２５５の抵抗値が決定される。これにより前記局部Ｄ／Ａ変換部２３の前記オフセット誤差及び前記フルスケール誤差が±０（ＬＳＢ）の前記補正レベルに補正された状態で、前記Ａ／Ｄ変換器７の変換精度が再度実測される。図８に例示される如く、実測結果として±０（ＬＳＢ）の補正レベルに補正された変換精度が得られる。この±０（ＬＳＢ）の補正レベルが前記Ａ／Ｄ変換器７の出荷時の初期補正レベル、即ち、前記Ａ／Ｄ変換器の出荷時変換精度となる。この前記パワーオンリセットにおける前記Ａ／Ｄ変換器７に対する自動補正動作は、前記半導体集積回路１に電源が投入された際には常に行われる動作である。これにより、前記半導体集積回路１の出荷後に前記Ａ／Ｄ変換器７の変換精度、即ち、変換特性がどのような状態であったとしても、前記ユーザは、電源投入時に常に、前記出荷時変換精度の状態から前記Ａ／Ｄ変換器７を使用開始することが可能となる。
【００６４】
また、図８には、前記Ａ／Ｄ変換器７において、電源投入に応答した前記初期補正レベルへの補正が完了した後、ユーザプログラムＵＰＧの実行により前記オフセット誤差及び前記フルスケール誤差のそれぞれに＋１（ＬＳＢ）の前記補正レベルに応ずるオフセットを与えた出荷後補正レベルに前記変換特性を変更して、特定の処理を行う動作の例が示されている。
【００６５】
その動作の詳細は図９のフローチャートに例示されている通りである。図９によれば、特に制限されないが、電源投入に応答した前記パワーオンリセットが指示されると（ＳＴ１）、前記初期補正レベルに応ずる前記第１補正データ３７Ａ，３７Ｂの自動転送が行われ（ＳＴ２）、前記Ａ／Ｄ変換器７が前記初期補正レベルに補正された後、前記パワーオンリセットが解除される。前記パワーオンリセットが解除されると、前記ＣＰＵ３により予め前記ＲＯＭ９に書き込まれた前記ユーザプログラムＵＰＧの実行が開始される。前記ユーザプログラムＵＰＧのメインプログラムＭＰＧの実行途中で、設定サブルーチンが実行される（ＳＴ３）と、先ず、前記ＲＯＭ９の前記第２メモリ領域３６に保存された前記オフセット誤差用第２補正データテーブル３８ＡのアドレスＨ’０１０９に格納された＋１（ＬＳＢ）に応ずる前記補正データＨ’０３の読み込みが、前記ＣＰＵ３により、前記データバス１６を介して行われる（ＳＴ４）。同様に、前記フルスケール誤差用前記第２補正データテーブル３８ＢのアドレスＨ’０１２７に格納された＋１（ＬＳＢ）に応ずる前記補正データＨ’００の読み込みが、前記ＣＰＵ３により、前記データバス１６を介して行われる（ＳＴ５）。前記ＣＰＵ３により読み込まれた前記第２補正データデータテーブル３８Ａ，３８Ｂに対して、前記パワーオンリセット時に前記第１補正データ３７Ａ，３７Ｂに対して行われたのと同様のデータファーマット変更が行われ（ＳＴ６）、前記第２補正データ３８はＨ’３０となる。データフォーマット変更処理ＳＴ６が完了した後、前記ＣＰＵ３による前記データバス１６、前記バスインターフェイス１７及びモジュールデータバス１８を介した前記Ａ／Ｄ変換器７の前記トリミングレジスタ２０への前記第２補正データ３８の書き込みが行われる（ＳＴ７）。これにより前記Ａ／Ｄ変換器７の変換特性変更がなされ、前記設定サブルーチン処理ＳＴ３が完了すると、前記メインプログラムＭＰＧの実行に戻る。
【００６６】
その後、前記メインプログラムＭＰＧ実行中のアナログ・デジタル変換要求割り込みＳＴ８の発生に応答して、前記Ａ／Ｄ変換器７を用いた処理動作である残量測定サブルーチンが実行される（ＳＴ９）。前記残量測定サブルーチン処理ＳＴ９では、先ず、前記Ａ／Ｄ変換器７によりアナログ・デジタル変換が開始される（ＳＴ１０）。次に、前記アナログ・デジタル変換処理ＳＴ１０の終了に応答して、前記ＣＰＵ３によるアナログ・デジタル変換結果の読み込みが行われる（ＳＴ１１）。アナログ・デジタル変換結果の読み込み処理ＳＴ１１が終了すると、前記ＣＰＵ３によりアナログ・デジタル変換結果を用いた残量計算が行われ（ＳＴ１２）、計算結果が残量表示される（ＳＴ１３）。例えば、図９に例示される如く、使用量に相当する前記アナログ・デジタル変換結果が＋２〜±０（ＬＳＢ）であった場合、１００−２＝９８と残量が計算され、９８が残量として表示される。前記残量測定サブルーチン処理ＳＴ９が完了すると、再び前記メインプログラムＭＰＧの実行に戻る。これにより、前記オフセット誤差及び前記フルスケール誤差の補正が行われた出荷時の前記初期補正レベルに対して、用途に応じて正負いずれの極性にもオフセットを与えることができる。例えば、前記オフセット誤差及び前記フルスケール誤差の双方に対して＋１（ＬＳＢ）の前記補正レベルに応ずるオフセットを与えた前記Ａ／Ｄ変換器７を残量測定に用いた場合、実際の使用量が９９でも変換結果は１００であり、残量を１００−１００＝０と計算して残量０と表示する。これにより、実際の残量が０になるよりも前に使用者に警告をうながすことが可能な残量測定装置が実現できる。
【００６７】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００６８】
例えば、以上の説明では変換精度に含まれるオフセット誤差及びフルスケール誤差の両方を補正可能なＡ／Ｄ変換器は一例であり、どちらか一方のみを補正可能な局部Ｄ／Ａ変換部の補正回路、補正データを記憶する不揮発性メモリの領域及び補正データによる変換精度の補正が可能なＡ／Ｄ変換器に適用されてもよい。また、半導体集積回路のアナログ回路が逐次変換型のＡ／Ｄ変換器は一例であり、並列比較型のＡ／Ｄ変換器、Ｄ／Ａ変換器又はその他アナログ回路に適用されてもよい。また、不揮発性メモリの補正データを保存する領域の広さや、補正用の回路が有する補正範囲についても必要に応じて自由に変更すればよい。また、回路図、ブロック図に示した信号の正論理／負論理についても必要に応じて自由に変更すればよい。
【００６９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるシングルチップ・マイクロコンピュータに適用した場合について説明した。本発明はそれに限定せず、その他のシリコン・オン・チップ（ＳＯＣ）形態及びシステム・オン・チップ形態の半導体集積回路に広く適用可能である。
【００７０】
本発明は、少なくともＡ／Ｄ変換器、Ｄ／Ａ変換器を有するものに適用可能である。
【００７１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００７２】
すなわち、本発明に関わる半導体主回路は、第１メモリ領域に格納された第１補正データを用いて、電源投入応答したアナログ回路の特性初期化を自動的に行うことができる。また、第２メモリ領域に格納された第２補正データを用いて、アナログ回路の初期特性を、残量表示装置などの実際の用途に応じたオフセットを与えた特性にプログラム上で変更することができる。これにより、適正に補正された初期特性のままでも、用途に応じたオフセットを積極的に与えた特性でも、特別な手段を必要とすることなく容易に、使い勝手の良いアナログ回路の特性を選択して使用することができる。更に、第２補正データが初期値に対して両極性有していることで、寒冷地や熱帯などの仕向地の違いにより必要とされるオフセットの極性が異なる複数の特性を使用環境に応じて変更しなければならない場合であっても柔軟に適応できる。
【図面の簡単な説明】
【図１】本発明に係る局部Ｄ／Ａ変換部の一例を示すブロック図である。
【図２】本発明に係るシングルチップ・マイクロコンピュータの一例を示すブロック図である。
【図３】本発明に係るＡ／Ｄ変換器の一例を示すブロック図である。
【図４】本発明に係るオフセットトリミング部の一例を示す回路図である。
【図５】本発明に係るフルスケールトリミング部の一例を示す回路図である。
【図６】本発明に係るトリミングレジスタの一例を示す説明図である。
【図７】本発明に係るＲＯＭの第１メモリ領域及び第２メモリ領域の一例を示す説明図である。
【図８】本発明に係るＡ／Ｄ変換器の変換特性を初期化する動作を例示するフローチャートである。
【図９】本発明に係るＡ／Ｄ変換器の変換特性を変更する動作を例示するフローチャートである。
【符号の説明】
１　シングルチップ・マイクロコンピュータ
３　中央処理装置（ＣＰＵ）
４　内蔵ランダム・アクセス・メモリ（ＲＡＭ）
７　Ａ／Ｄ変換器
８　Ｄ／Ａ変換器
９　内蔵リード・オンリ・メモリ（ＲＯＭ）
２０　トリミングレジスタ
２２　逐次比較レジスタ
２３　局部Ｄ／Ａ変換部
２４　電源電圧端子（ＡＶｃｃ）
２５　接地電圧端子（ＡＶｓｓ）
２６　コントロール回路
２７　コンパレータ
２８　サンプル・ホールド回路
２９　マルチプレクサ
ＡＮ０〜ＡＮ７　入力アナログ信号
３０　フルスケールトリミング部
Ｒ２５５　可変抵抗回路
３０Ａ　セレクタ
ＲＦＵＬ００〜ＲＦＵＬ１４　抵抗
ＳＷＦＵＬ００〜ＳＷＦＵＬ１５　スイッチ素子
ＦＵＬ０〜ＦＵＬ３　補正データフィールド
３１　抵抗分圧回路
Ｒ１〜Ｒ２５４　抵抗
ＳＷ０〜ＳＷ２５４　スイッチ素子
３２　オフセットトリミング回路
Ｒ０　可変抵抗回路
３２Ａ　セレクタ
ＲＯＦＦ００〜ＲＯＦＦ１４　抵抗
ＳＷＯＦＦ００〜ＳＷＯＦＦ１５　スイッチ素子
ＯＦＦ０〜ＯＦＦ３　補正データフィールド
３５　第１メモリ領域
３６　第２メモリ領域
３７　第１補正データ
３７Ａ　オフセット誤差補正用第１補正データ
３７Ｂ　フルスケール誤差補正用第１補正データ
３８　第２補正データ
３８Ａ　オフセット誤差補正用第２補正データテーブル
３８Ｂ　フルスケール誤差補正用第２補正データテーブル

Claims

中央処理装置、前記中央処理装置によりアクセス可能な不揮発性メモリ及びアナログ回路を１個の半導体チップ上に有し、
前記不揮発性メモリは、
電源投入に応答して、前記アナログ回路の特性を決定する初期値として利用される第１補正データを格納する第１メモリ領域と、
電源投入に応答した前記アナログ回路への初期値設定後に、前記中央処理装置の命令実行によって、前記アナログ回路の特性を変更するために利用される第２補正データを格納する第２メモリ領域と、
を含んで成るものであることを特徴とする半導体集積回路。
前記第１補正データは、前記アナログ回路自体の電源電圧側におけるフルスケール誤差と、前記アナログ回路自体の接地電源側におけるオフセット誤差と、のうち一方または双方を補正可能なデータであることを特徴とする請求項１記載の半導体集積回路。
前記第２補正データは、前記第１補正データに対して両極性を有する複数のデータであることを特徴とする請求項１記載の半導体集積回路。
前記アナログ回路は、
電源端子と、
外部から与えられた信号により抵抗値の変更を可能とした電源電圧側の第１可変抵抗回路と、
外部から与えられたデジタル値により分圧ノードの選択を可能とした抵抗分圧回路と、
外部から与えられた信号により抵抗値の変更を可能とした接地電源側の第２可変抵抗回路と、
接地端子と、を有し
前記第１可変抵抗回路、前記抵抗分圧回路及び前記第２可変抵抗回路が前記電源端子と前記接地端子との間に順次直列接続されて成るＤ／Ａ変換器を含むことを特徴とする請求項１記載の半導体集積回路。
前記アナログ回路は、
電源端子と、
外部から与えられた信号により抵抗値の変更を可能とした電源電圧側の可変抵抗回路と、
外部から与えられたデジタル値により分圧ノードの選択を可能とした抵抗分圧回路と、
接地端子と、を有し
前記可変抵抗回路及び前記抵抗分圧回路が前記電源端子と前記接地端子との間に順次直列接続されて成るＤ／Ａ変換器を含むことを特徴とする請求項１記載の半導体集積回路。
前記アナログ回路は、
電源端子と、
外部から与えられたデジタル値により分圧ノードの選択を可能とした抵抗分圧回路と、
外部から与えられた信号により抵抗値の変更を可能とした接地電圧側の可変抵抗回路と、
接地端子と、を有し
前記抵抗分圧回路及び前記可変抵抗回路が前記電源端子と前記接地端子との間に順次直列接続されて成るＤ／Ａ変換器を含むことを特徴とする請求項１記載の半導体集積回路。
前記アナログ回路は、前記第１メモリ領域から読み出された前記第１補正データが格納可能にされると共に前記第２メモリ領域から読み出された第２補正データが格納可能にされるレジスタ手段を有し、
前記レジスタ手段に格納された第１補正データ又は第２補正データは前記可変抵抗回路の抵抗値を選択させることを特徴とする請求項４乃至６の何れか１項に記載の半導体集積回路。
前記アナログ回路は、前記Ｄ／Ａ変換器を、局部Ｄ／Ａ変換器として有する、逐次変換方式型のＡ／Ｄ変換器であることを特徴とする請求項４乃至６の何れか１項に記載の半導体集積回路。
中央処理装置、前記中央処理装置によりアクセス可能な不揮発性メモリ及びアナログ回路を１個の半導体チップ上に有し、
前記不揮発性メモリは、電源投入に応答して、前記アナログ回路の特性を決定する初期値として利用される第１補正データと、
電源投入に応答した前記アナログ回路への初期値設定後に、前記中央処理装置の命令実行によって、前記アナログ回路の特性を変更するために利用される第２補正データと、
を含んで成るものであることを特徴とする半導体集積回路。
前記第１補正データは、前記アナログ回路自体の電源電圧側におけるフルスケール誤差と、接地電源側におけるオフセット誤差と、のうち一方または双方を補正可能なデータであることを特徴とする請求項９の半導体集積回路。
前記第２補正データは、前記第１補正データに対して両極性を有する複数のデータであることを特徴とする請求項９の半導体集積回路。
第１電源端子と、
第２電源端子と
中央処理装置と、
上記中央処理装置によって実行されるプログラムと補正データとが格納される電気的に消去及び書き込み可能な不揮発性記憶装置と、
上記第１及び上記第２電源端子の間に結合された可変抵抗回路及び抵抗分圧回路と、前記可変抵抗回路の抵抗値を制御するデータが格納されるレジスタとを含むＡ／Ｄ変換回路と、を半導体基板上に有し、
前記補正データに含まれる第１データが、電源投入に応答して、初期値として前記レジスタに設定され、
前記補正データに含まれる第２データが、前記中央処理装置のプログラムの実行によって、補正値として前記レジスタに設定される、
ことを特徴とするマイクロプロセッサ。