JPH0766035B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0766035B2 JPH0766035B2 JP59124682A JP12468284A JPH0766035B2 JP H0766035 B2 JPH0766035 B2 JP H0766035B2 JP 59124682 A JP59124682 A JP 59124682A JP 12468284 A JP12468284 A JP 12468284A JP H0766035 B2 JPH0766035 B2 JP H0766035B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- test
- bit
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は半導体集積回路、特にディジタル半導体集積
回路に係り、機能テストおよび出力DCテストに要する時
間の短縮を計るようにした改良に関する。
回路に係り、機能テストおよび出力DCテストに要する時
間の短縮を計るようにした改良に関する。
［発明の技術的背景とその問題点］ ディジタル半導体集積回路の良否判定を行なうためのテ
ストとしては、消費電流テスト、入力DCテスト、出力DC
テスト、機能テスト、ACテスト等がある。このうち出力
DCテストとは、信号出力端子に内部信号を供給する出力
バッフアの電圧、電流特性をテストするものであり、ま
た機能テストとは内部回路の論理機能をテストするもの
である。ディジタル半導体集積回路での出力DCテスト
は、出力信号がＨレベルとＬレベルの２つの状態で行わ
れている。
ストとしては、消費電流テスト、入力DCテスト、出力DC
テスト、機能テスト、ACテスト等がある。このうち出力
DCテストとは、信号出力端子に内部信号を供給する出力
バッフアの電圧、電流特性をテストするものであり、ま
た機能テストとは内部回路の論理機能をテストするもの
である。ディジタル半導体集積回路での出力DCテスト
は、出力信号がＨレベルとＬレベルの２つの状態で行わ
れている。
従来、DCテストの容易化設計がなされていない半導体集
積回路（以下ICと略称する）では、機能テストの途中
の、出力信号がＨレベルまたはＬレベルに設定されてい
るときに、この機能テストを一時中断してDCテストを行
なうようにしている。機能テスト時に信号出力端子はラ
ンダムにＨレベルあるいはＬレベルに設定されているの
で、DCテストを行なうため機能テストの実行が途中で何
度も停止されて満足な機能テストが行なえなくなってし
まう。これに対処するため、さらに従来では出力DCテス
ト専用のテストパターンを準備してテストを行なうよう
にしている。ところが、この場合にはより多くのテスト
時間が必要になるという不都合が生じる。すなわち、こ
の場合のテスト時間はDCテスト用のテストシーケンス時
間t1、DCテスト時間2n・t2（t2は１つの出力端子のＨレ
ベルまたはＬレベルでのDCテストに必要とする時間であ
り、ｎは出力端子の総数である）、および機能テスト時
間t3を合せた時間になる。
積回路（以下ICと略称する）では、機能テストの途中
の、出力信号がＨレベルまたはＬレベルに設定されてい
るときに、この機能テストを一時中断してDCテストを行
なうようにしている。機能テスト時に信号出力端子はラ
ンダムにＨレベルあるいはＬレベルに設定されているの
で、DCテストを行なうため機能テストの実行が途中で何
度も停止されて満足な機能テストが行なえなくなってし
まう。これに対処するため、さらに従来では出力DCテス
ト専用のテストパターンを準備してテストを行なうよう
にしている。ところが、この場合にはより多くのテスト
時間が必要になるという不都合が生じる。すなわち、こ
の場合のテスト時間はDCテスト用のテストシーケンス時
間t1、DCテスト時間2n・t2（t2は１つの出力端子のＨレ
ベルまたはＬレベルでのDCテストに必要とする時間であ
り、ｎは出力端子の総数である）、および機能テスト時
間t3を合せた時間になる。
このため、従来ではDCテストの容易化設計を施してテス
ト時間の短縮化を計るようにしている。
ト時間の短縮化を計るようにしている。
第４図はこのDCテストの容易化設計が施こされた従来の
ICの、出力回路部のみの構成を示す回路図である。図に
おいて111ないし11nは信号出力端子である。これら各信
号出力端子111ないし11nには出力バッフアとしてのイン
バータ121ないし12nの出力信号が導かれている。上記イ
ンバータ121ないし12nには、選択回路131ないし13nのう
ち対応する回路で選択された信号が供給される。上記選
択回路131ないし13nには内部のシステム出力信号１ない
しｎそれぞれとDC制御信号とが供給されており、DCテス
ト信号の論理レベルに応じてシステム出力信号もしくは
DC制御信号を対応するインバータ12に選択出力する。
ICの、出力回路部のみの構成を示す回路図である。図に
おいて111ないし11nは信号出力端子である。これら各信
号出力端子111ないし11nには出力バッフアとしてのイン
バータ121ないし12nの出力信号が導かれている。上記イ
ンバータ121ないし12nには、選択回路131ないし13nのう
ち対応する回路で選択された信号が供給される。上記選
択回路131ないし13nには内部のシステム出力信号１ない
しｎそれぞれとDC制御信号とが供給されており、DCテス
ト信号の論理レベルに応じてシステム出力信号もしくは
DC制御信号を対応するインバータ12に選択出力する。
上記各選択回路13は１つの選択回路131で例示するよう
に、それぞれアンドゲート15と２個のノアゲート16、17
とで構成されている。
に、それぞれアンドゲート15と２個のノアゲート16、17
とで構成されている。
第５図は上記第４図回路の動作を示すタイミングチャー
トである。上記第４図回路はDCテスト信号の論理レベル
に応じて、システム出力信号とDC制御信号とを切替えて
各インバータ12に供給し、これを各出力端子11から出力
させることによって、機能テストと各インバータ12のDC
テストを行なうようにしたものである。
トである。上記第４図回路はDCテスト信号の論理レベル
に応じて、システム出力信号とDC制御信号とを切替えて
各インバータ12に供給し、これを各出力端子11から出力
させることによって、機能テストと各インバータ12のDC
テストを行なうようにしたものである。
すなわち、このICでは、先ずDCテスト信号をＨレベルに
することにより、出力DCテストモードとなる。DCテスト
信号がＨレベルになると、各選択回路13ではアンドゲー
ト15が禁止状態になり、ノアゲート16が動作可能にされ
る。これにより各選択回路13はDC制御信号の選択を行な
う。次にこの状態で、各選択回路13にDCテストに必要な
だけの時間を持つパルス状のDC制御信号を供給する。す
るとこのDC制御信号に従い、各出力端子11はインバータ
12の出力信号に応じて交互にＨレベル、Ｌレベルに設定
される。そこでたとえば出力端子111から11nの順に、Ｌ
レベル状態およびＨレベル状態でのDCテストを行なう。
このDCテストとは、図示しないテスト内の電源を各出力
端子11に接続し、出力信号がＬレベル、Ｈレベルのとき
それぞれこの電源ラインに流れる電流を測定し、測定さ
れた値が規定値となっているか否かをテストするもので
ある。このDCテストが全ての出力端子について終了する
と、次にDCテスト信号をＬレベルにすることによって機
能テストモードにする。このモードのとき、各選択回路
13ではノアゲート16が禁止状態になり、アンドゲート15
が動作可能にされる。これにより各選択回路13はシステ
ム出力信号の選択を行なう。すなわち、この場合に各出
力端子11からは内部のシステム出力信号１ないしｎが出
力され、これらの信号は図示しないテスタに供給されて
論理機能テストが行われる。この場合のテスト時間はDC
テスト時間2n・t2と機能テスト時間t3とを合せた時間に
なる。このテスト時間は上記のようなDCテストの容易化
設計がなされていないICに比べて、テストシーケンス時
間t1だけ短縮されている。
することにより、出力DCテストモードとなる。DCテスト
信号がＨレベルになると、各選択回路13ではアンドゲー
ト15が禁止状態になり、ノアゲート16が動作可能にされ
る。これにより各選択回路13はDC制御信号の選択を行な
う。次にこの状態で、各選択回路13にDCテストに必要な
だけの時間を持つパルス状のDC制御信号を供給する。す
るとこのDC制御信号に従い、各出力端子11はインバータ
12の出力信号に応じて交互にＨレベル、Ｌレベルに設定
される。そこでたとえば出力端子111から11nの順に、Ｌ
レベル状態およびＨレベル状態でのDCテストを行なう。
このDCテストとは、図示しないテスト内の電源を各出力
端子11に接続し、出力信号がＬレベル、Ｈレベルのとき
それぞれこの電源ラインに流れる電流を測定し、測定さ
れた値が規定値となっているか否かをテストするもので
ある。このDCテストが全ての出力端子について終了する
と、次にDCテスト信号をＬレベルにすることによって機
能テストモードにする。このモードのとき、各選択回路
13ではノアゲート16が禁止状態になり、アンドゲート15
が動作可能にされる。これにより各選択回路13はシステ
ム出力信号の選択を行なう。すなわち、この場合に各出
力端子11からは内部のシステム出力信号１ないしｎが出
力され、これらの信号は図示しないテスタに供給されて
論理機能テストが行われる。この場合のテスト時間はDC
テスト時間2n・t2と機能テスト時間t3とを合せた時間に
なる。このテスト時間は上記のようなDCテストの容易化
設計がなされていないICに比べて、テストシーケンス時
間t1だけ短縮されている。
ところで、DCテストの容易化設計がなされているICにお
いて、前記DCテスト時にテスタ側で出力端子の数に対応
した数の電源を用意すれば、このDCテストに要する時間
2n・t2は２・t2にすることができる。しかしながら、最
近のICでは出力端子の数が数百程度と極めて多いものが
あり、これに対応した数の電源を備えたテスタは極めて
高価なものとなり実際的ではない。従って、従来では１
個もしくは２、３個のテスト用電源を用意したテスタを
用いてICのテストを行なうのが普通であり、このため出
力端子が多くなるのに伴ってテストを要する時間が増大
する。
いて、前記DCテスト時にテスタ側で出力端子の数に対応
した数の電源を用意すれば、このDCテストに要する時間
2n・t2は２・t2にすることができる。しかしながら、最
近のICでは出力端子の数が数百程度と極めて多いものが
あり、これに対応した数の電源を備えたテスタは極めて
高価なものとなり実際的ではない。従って、従来では１
個もしくは２、３個のテスト用電源を用意したテスタを
用いてICのテストを行なうのが普通であり、このため出
力端子が多くなるのに伴ってテストを要する時間が増大
する。
このように、従来では出力DCテストを機能テストとは独
立して行なうようにしているために、テスト時間、特に
出力DCテストと機能テストに要する時間が長くかかると
いう欠点がある。
立して行なうようにしているために、テスト時間、特に
出力DCテストと機能テストに要する時間が長くかかると
いう欠点がある。
［発明の目的］ この発明は上記のような事情を考慮してなされたもので
あり、その目的は出力DCテストと機能テストとを並列に
行なうことによって、従来と比べてこれらのテストに要
する時間を短くすることができる半導体集積回路を提供
することにある。
あり、その目的は出力DCテストと機能テストとを並列に
行なうことによって、従来と比べてこれらのテストに要
する時間を短くすることができる半導体集積回路を提供
することにある。
［発明の概要］ 上記目的を達成するためこの発明にあっては、内部で発
生されるｎビットのシステム出力信号の各ビット信号、
ｎビットの第１出力制御信号の各ビット信号、及び１ビ
ットのDCテスト用信号がそれぞれ供給され、上記第１の
出力制御信号の各ビット信号に基づいて対応する上記シ
ステム出力信号の各ビット信号及びDCテスト用信号を選
択的に出力するｎ個の第１選択回路と、上記ｎ個の各第
１選択回路の出力をｎ個の第１出力端子のそれぞれに導
くｎ個の第１出力バッファ回路と、上記ｎビットのシス
テム出力信号、上記ｎビットの第１出力制御信号、上記
DCテスト用信号、及び第２出力制御信号が供給され、上
記ｎ個の各第１選択回路からシステム出力信号が選択出
力されている期間には第２出力制御信号に基づいてDCテ
スト用信号を選択し、上記ｎ個の各第１選択回路からDC
テスト用信号が選択出力されている期間にはｎビットの
第１出力制御信号に基づいてｎビットのシステム出力信
号のいずれか１ビットを選択して出力する１個の第２選
択回路と、上記第２選択回路の出力を第２出力端子に導
く第２出力バッファ回路とを具備し、出力DCテストが行
われている第１出力バッファ回路から本来出力すべき機
能テストのための信号を、第２出力バッファ回路から出
力させることにより、出力DCテストと機能テストとを並
列に行なうようにしている。［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。
生されるｎビットのシステム出力信号の各ビット信号、
ｎビットの第１出力制御信号の各ビット信号、及び１ビ
ットのDCテスト用信号がそれぞれ供給され、上記第１の
出力制御信号の各ビット信号に基づいて対応する上記シ
ステム出力信号の各ビット信号及びDCテスト用信号を選
択的に出力するｎ個の第１選択回路と、上記ｎ個の各第
１選択回路の出力をｎ個の第１出力端子のそれぞれに導
くｎ個の第１出力バッファ回路と、上記ｎビットのシス
テム出力信号、上記ｎビットの第１出力制御信号、上記
DCテスト用信号、及び第２出力制御信号が供給され、上
記ｎ個の各第１選択回路からシステム出力信号が選択出
力されている期間には第２出力制御信号に基づいてDCテ
スト用信号を選択し、上記ｎ個の各第１選択回路からDC
テスト用信号が選択出力されている期間にはｎビットの
第１出力制御信号に基づいてｎビットのシステム出力信
号のいずれか１ビットを選択して出力する１個の第２選
択回路と、上記第２選択回路の出力を第２出力端子に導
く第２出力バッファ回路とを具備し、出力DCテストが行
われている第１出力バッファ回路から本来出力すべき機
能テストのための信号を、第２出力バッファ回路から出
力させることにより、出力DCテストと機能テストとを並
列に行なうようにしている。［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明にかかる半導体集積回路の、出力回路
部のみの構成を示す回路図である。図において211ない
し21nおよび22なそれぞれ信号出力端子である。上記各
信号出力端子211ないし21nには出力バッフアとしてのイ
ンバータ231ないし23nの対応する出力信号が導かれてい
る。また上記信号出力端子22には出力バッフアとしての
インバータ24の出力信号が導かれている。上記インバー
タ231ないし23nには、選択回路251ないし25nのうち対応
する回路で選択された信号が供給される。上記インバー
タ24には、選択回路26で選択された信号が供給される。
上記選択回路251ないし25nには、内部のｎビットのシス
テム出力信号１ないしｎのうち対応するものが直接に、
DC制御信号が直接に、ｎビットのテスト信号１ないしｎ
のうち対応するものが各インバータ271ないし27nそれぞ
れを介して、さらに上記インバータ271ないし27nの出力
信号のうち対応するものが各インバータ281ないし28nそ
れぞれを介してそれぞれ供給されている。また上記選択
回路26には、インバータ281ないし28nの出力信号、上記
DC制御信号およびノーマル信号が供給されている。
部のみの構成を示す回路図である。図において211ない
し21nおよび22なそれぞれ信号出力端子である。上記各
信号出力端子211ないし21nには出力バッフアとしてのイ
ンバータ231ないし23nの対応する出力信号が導かれてい
る。また上記信号出力端子22には出力バッフアとしての
インバータ24の出力信号が導かれている。上記インバー
タ231ないし23nには、選択回路251ないし25nのうち対応
する回路で選択された信号が供給される。上記インバー
タ24には、選択回路26で選択された信号が供給される。
上記選択回路251ないし25nには、内部のｎビットのシス
テム出力信号１ないしｎのうち対応するものが直接に、
DC制御信号が直接に、ｎビットのテスト信号１ないしｎ
のうち対応するものが各インバータ271ないし27nそれぞ
れを介して、さらに上記インバータ271ないし27nの出力
信号のうち対応するものが各インバータ281ないし28nそ
れぞれを介してそれぞれ供給されている。また上記選択
回路26には、インバータ281ないし28nの出力信号、上記
DC制御信号およびノーマル信号が供給されている。
上記各選択回路251ないし25nは、上記対応するテスト信
号１ないしｎの論理レベルに応じて、対応するシステム
出力信号もしくはDC制御信号を対応するインバータ23に
選択出力するものであり、これらの選択回路25はそれぞ
れシステム出力信号およびインバータ27の出力信号が並
列に供給されているアンドゲート31と、DC制御信号およ
びインバータ28の出力信号が並列に供給されているアン
ドゲート32およびこの両アンドゲート31,32の出力信号
が並列に供給されているノアゲート33とから構成されて
いる。
号１ないしｎの論理レベルに応じて、対応するシステム
出力信号もしくはDC制御信号を対応するインバータ23に
選択出力するものであり、これらの選択回路25はそれぞ
れシステム出力信号およびインバータ27の出力信号が並
列に供給されているアンドゲート31と、DC制御信号およ
びインバータ28の出力信号が並列に供給されているアン
ドゲート32およびこの両アンドゲート31,32の出力信号
が並列に供給されているノアゲート33とから構成されて
いる。
上記選択回路26は、上記テスト信号１ないしｎの論理レ
ベルに応じてシステム出力信号１ないしｎのうちいずれ
か１つを、あるいはノーマル信号の論理レベルに応じて
上記DC制御信号を上記インバータ24に選択出力するもの
であり、この選択回路26は対応するシステム出力信号そ
れぞれおよび対応するインバータ28の出力信号それぞれ
が並列に供給されているｎ個のアンドゲート411ないし4
1nと、DC制御信号およびノーマル信号が並列に供給され
ているアンドゲート42およびこれらアンドゲート411な
いし41nおよび42の出力信号が並列に供給されているノ
アゲート43とから構成されている。
ベルに応じてシステム出力信号１ないしｎのうちいずれ
か１つを、あるいはノーマル信号の論理レベルに応じて
上記DC制御信号を上記インバータ24に選択出力するもの
であり、この選択回路26は対応するシステム出力信号そ
れぞれおよび対応するインバータ28の出力信号それぞれ
が並列に供給されているｎ個のアンドゲート411ないし4
1nと、DC制御信号およびノーマル信号が並列に供給され
ているアンドゲート42およびこれらアンドゲート411な
いし41nおよび42の出力信号が並列に供給されているノ
アゲート43とから構成されている。
次に上記のような構成の回路の動作を、第２図のタイミ
ングチャートを用いて説明する。
ングチャートを用いて説明する。
先ず、ノーマル信号をＨレベルにし、テスト信号１ない
しｎを全てＬレベルにする。各テスト信号１ないしｎが
それぞれＬレベルされているで、インバータ271ないし2
7nの出力信号がＨレベル、インバータ281ないし28nの出
力信号がＬレベルにされて、各選択回路251ないし25nで
は、それぞれ一方のアンドゲート31が動作可能状態にさ
れ、それぞれ他方のアンドゲート32が禁止状態にされ
る。この結果、ｎビットのシステム出力信号１ないしｎ
がこれらの選択回路251ないし25nそれぞれおよび出力バ
ッフア用インバータ231ないし23nそれぞれを介して出力
端子211ないし21nに導かれる。従ってこのとき、図示し
ないテスタは、出力端子211ないし21nから出力されるｎ
ビットのシステム出力信号１ないしｎを用いて機能テス
トを行なう。
しｎを全てＬレベルにする。各テスト信号１ないしｎが
それぞれＬレベルされているで、インバータ271ないし2
7nの出力信号がＨレベル、インバータ281ないし28nの出
力信号がＬレベルにされて、各選択回路251ないし25nで
は、それぞれ一方のアンドゲート31が動作可能状態にさ
れ、それぞれ他方のアンドゲート32が禁止状態にされ
る。この結果、ｎビットのシステム出力信号１ないしｎ
がこれらの選択回路251ないし25nそれぞれおよび出力バ
ッフア用インバータ231ないし23nそれぞれを介して出力
端子211ないし21nに導かれる。従ってこのとき、図示し
ないテスタは、出力端子211ないし21nから出力されるｎ
ビットのシステム出力信号１ないしｎを用いて機能テス
トを行なう。
またこのとき、インバータ281ないし28nの出力信号が全
てＬレベルにされているので、選択回路26内のアンドゲ
ート411ないし41nは全て禁止状態にされる。他方、ノー
マル信号はＨレベルにされているので、この選択回路26
内のもう１つのアンドゲート42が動作可能状態にされい
る。この状態でDC制御信号をＬレベルおよびＨレベルに
交互に設定すれば、これに対応してアンドゲート42の出
力信号もＬレベルおよびＨレベルに設定され、これに続
くノアゲート45の出力信号は交互にＨレベルおよびＬレ
ベルに設定される。すなわち、出力ハッフアとしてのイ
ンバータ24への入力信号が交互にＨレベルおよびＬレベ
ルに設定され、それぞれの入力レベルに応じた出力信号
が出力端子22から出力される。従って、このとき、図示
しないテスタは、インバータ24の出力信号がＬレベルお
よびＨレベル状態でのDCテストを行なう。
てＬレベルにされているので、選択回路26内のアンドゲ
ート411ないし41nは全て禁止状態にされる。他方、ノー
マル信号はＨレベルにされているので、この選択回路26
内のもう１つのアンドゲート42が動作可能状態にされい
る。この状態でDC制御信号をＬレベルおよびＨレベルに
交互に設定すれば、これに対応してアンドゲート42の出
力信号もＬレベルおよびＨレベルに設定され、これに続
くノアゲート45の出力信号は交互にＨレベルおよびＬレ
ベルに設定される。すなわち、出力ハッフアとしてのイ
ンバータ24への入力信号が交互にＨレベルおよびＬレベ
ルに設定され、それぞれの入力レベルに応じた出力信号
が出力端子22から出力される。従って、このとき、図示
しないテスタは、インバータ24の出力信号がＬレベルお
よびＨレベル状態でのDCテストを行なう。
上記インバータ24のDCテストが終了したならば、次にノ
ーマル信号をＬレベルにし、かつテスト信号１のみをＨ
レベルに設定する。ノーマル信号がＬレベルにされるこ
とにより、選択回路26内のアンドゲート42の出力信号は
DC制御信号のレベルにかかわらず常にＬレベルにされ
る。一方、テスト信号１がＨレベルにされることによ
り、インバータ271の出力信号がＬレベルに、これに続
くインバータ281の出力信号がＨレベルにそれぞれされ
る。これによって、選択回路251内では一方のアンドゲ
ート31が禁止状態にされ、他方のアンドゲート32が動作
可能状態にされる。従ってこの選択回路251ではシステ
ム出力信号１の代わりにDC制御信号が選択出力される。
この状態でDC制御信号をＬレベルおよびＨレベルに交互
に設定すれば、これに対応してアンドゲート32の出力信
号もＬレベルおよびＨレベルに設定され、これに続くノ
アゲート33の出力信号は交互にＨレベルおよびＬレベル
に設定される。すなわち、出力バッフアとしてのインバ
ータ231の入力信号が交互にＨレベルおよびＬレベルに
設定され、それぞれの入力レベルに応じた出力信号が出
力端子211から出力される。従って、このとき、図示し
ないテスタは、インバータ231の出力信号がＬレベルお
よびＨレベル状態でのDCテストを行なう。
ーマル信号をＬレベルにし、かつテスト信号１のみをＨ
レベルに設定する。ノーマル信号がＬレベルにされるこ
とにより、選択回路26内のアンドゲート42の出力信号は
DC制御信号のレベルにかかわらず常にＬレベルにされ
る。一方、テスト信号１がＨレベルにされることによ
り、インバータ271の出力信号がＬレベルに、これに続
くインバータ281の出力信号がＨレベルにそれぞれされ
る。これによって、選択回路251内では一方のアンドゲ
ート31が禁止状態にされ、他方のアンドゲート32が動作
可能状態にされる。従ってこの選択回路251ではシステ
ム出力信号１の代わりにDC制御信号が選択出力される。
この状態でDC制御信号をＬレベルおよびＨレベルに交互
に設定すれば、これに対応してアンドゲート32の出力信
号もＬレベルおよびＨレベルに設定され、これに続くノ
アゲート33の出力信号は交互にＨレベルおよびＬレベル
に設定される。すなわち、出力バッフアとしてのインバ
ータ231の入力信号が交互にＨレベルおよびＬレベルに
設定され、それぞれの入力レベルに応じた出力信号が出
力端子211から出力される。従って、このとき、図示し
ないテスタは、インバータ231の出力信号がＬレベルお
よびＨレベル状態でのDCテストを行なう。
上記インバータ231のDCテストが行われているとき、選
択回路26内のアンドゲート411は上記インバータ281の出
力信号によって動作可能状態にされている。このため、
いまDCテストが行われている出力端子211から本来出力
するべきシステム出力信号１は、上記選択回路26内のア
ンドゲート411、ノアゲート43およびインバータ24を介
して出力端子22から出力されており、このDCテストのと
きにもシステム出力信号１ないしｎは出力されているの
で、このときもｎビットのシステム出力信号を用いて機
能テストを行なうことができる。
択回路26内のアンドゲート411は上記インバータ281の出
力信号によって動作可能状態にされている。このため、
いまDCテストが行われている出力端子211から本来出力
するべきシステム出力信号１は、上記選択回路26内のア
ンドゲート411、ノアゲート43およびインバータ24を介
して出力端子22から出力されており、このDCテストのと
きにもシステム出力信号１ないしｎは出力されているの
で、このときもｎビットのシステム出力信号を用いて機
能テストを行なうことができる。
以下、同様にテスト信号２ないしｎを順次Ｈレベルに設
定し、各テスト信号のＨレベル期間にDC制御信号を交互
にＬレベルおよびＨレベルに設定して、Ｈレベルにされ
ているテスト信号に対応したビットのインバータ23のDC
テストを行なう。これと並列に、DCテストが行われてい
る出力端子21から本来出力するべきシステム信号を、上
記選択回路26を介して出力端子22から出力することによ
り、ｎビットのシステム出力信号１ないしｎを用いて機
能テストを行なう。
定し、各テスト信号のＨレベル期間にDC制御信号を交互
にＬレベルおよびＨレベルに設定して、Ｈレベルにされ
ているテスト信号に対応したビットのインバータ23のDC
テストを行なう。これと並列に、DCテストが行われてい
る出力端子21から本来出力するべきシステム信号を、上
記選択回路26を介して出力端子22から出力することによ
り、ｎビットのシステム出力信号１ないしｎを用いて機
能テストを行なう。
そして全てのインバータ23におけるDCテストが終了した
時点で未だ機能テストが終了していなければ、第２図の
タイミングチャートで示すように、続いて機能テストの
みを行なう。またDCテストが終了した時点で既に機能テ
ストが終了していれば、この時点でDCテストおよび機能
テストは完了する。
時点で未だ機能テストが終了していなければ、第２図の
タイミングチャートで示すように、続いて機能テストの
みを行なう。またDCテストが終了した時点で既に機能テ
ストが終了していれば、この時点でDCテストおよび機能
テストは完了する。
このようにこの実施例のICでは、ｎ個のうちの１個の出
力端子21におけるDCテストを行なうときに、この出力端
子21から本来出力すべきシステム出力信号を、予め余分
に設けられた１つの出力端子22から出力し、ｎビットの
システム出力信号が常に出力されるようにしたので、機
能テストと並行してDCテストを行なうことができる。こ
のため、テストに要する時間は、機能テストおよびCDテ
ストのうちどちらか長い方の時間のみにすることがで
き、仮に、機能テストおよびDCテストに要する時間が同
じであれば、テスト時間はDCテストの容易化設計が施こ
された従来のICのほぼ半分にすることができる。
力端子21におけるDCテストを行なうときに、この出力端
子21から本来出力すべきシステム出力信号を、予め余分
に設けられた１つの出力端子22から出力し、ｎビットの
システム出力信号が常に出力されるようにしたので、機
能テストと並行してDCテストを行なうことができる。こ
のため、テストに要する時間は、機能テストおよびCDテ
ストのうちどちらか長い方の時間のみにすることがで
き、仮に、機能テストおよびDCテストに要する時間が同
じであれば、テスト時間はDCテストの容易化設計が施こ
された従来のICのほぼ半分にすることができる。
ところで、上記実施例回路で使用されるテスト信号は出
力端子211ないし21nに対応した数だけ必要であり、前記
第４図回路の場合の１つのDCテスト信号に対して多くな
っている。ところが、これらの信号は第３図のような回
路で簡単に発生させることが可能である。
力端子211ないし21nに対応した数だけ必要であり、前記
第４図回路の場合の１つのDCテスト信号に対して多くな
っている。ところが、これらの信号は第３図のような回
路で簡単に発生させることが可能である。
すなわち、第３図は上記ｎビットのテスト信号１ないし
ｎ、DC制御信号およびノーマル信号を発生する制御回路
の構成を示す回路図である。図において、入力端子51に
はICの外部からシステムリセット信号が供給されるよう
になっている。上記入力端子51に供給されるシステムリ
セット信号は２個のインバータ52、53を介して、（ｍ＋
１）ビットのバイナリカウンタ54にリセット信号として
供給されている。さらにもう１つの入力端子55に供給さ
れるDC制御信号は、インバータ56を介して上記バイナリ
カウンタ54にクロック信号として供給されているとも
に、上記インバータ56およびもう１つのインバータ57を
介して、内部のDC制御信号として前記各選択回路25、26
に供給されている。上記バイナリカウンタ54の（ｍ＋
１）ビットのカウント信号はデコーダ58に並列に供給さ
れている。このデコーダ58は上記バイナリカウンタ54の
（ｍ＋１）ビットのカウント信号から、Ｈレベル期間が
順次ずれたｎビットの上記テスト信号１ないしｎを発生
するとともに、所定の期間を持つ前記ノーマル信号を発
生する。
ｎ、DC制御信号およびノーマル信号を発生する制御回路
の構成を示す回路図である。図において、入力端子51に
はICの外部からシステムリセット信号が供給されるよう
になっている。上記入力端子51に供給されるシステムリ
セット信号は２個のインバータ52、53を介して、（ｍ＋
１）ビットのバイナリカウンタ54にリセット信号として
供給されている。さらにもう１つの入力端子55に供給さ
れるDC制御信号は、インバータ56を介して上記バイナリ
カウンタ54にクロック信号として供給されているとも
に、上記インバータ56およびもう１つのインバータ57を
介して、内部のDC制御信号として前記各選択回路25、26
に供給されている。上記バイナリカウンタ54の（ｍ＋
１）ビットのカウント信号はデコーダ58に並列に供給さ
れている。このデコーダ58は上記バイナリカウンタ54の
（ｍ＋１）ビットのカウント信号から、Ｈレベル期間が
順次ずれたｎビットの上記テスト信号１ないしｎを発生
するとともに、所定の期間を持つ前記ノーマル信号を発
生する。
なおこの発明は上記実施例に限定されるものではなく種
々の変形が可能であることはいうまでもない。たとえ
ば、上記実施例回路では選択回路25、26をアンドゲー
ト、ノアゲートで構成する場合について説明したが、こ
れは他のゲート回路を用いて構成するようにしてもよい
ことは勿論である。
々の変形が可能であることはいうまでもない。たとえ
ば、上記実施例回路では選択回路25、26をアンドゲー
ト、ノアゲートで構成する場合について説明したが、こ
れは他のゲート回路を用いて構成するようにしてもよい
ことは勿論である。
［発明の効果］ 以上説明したようにこの発明によれば、出力DCテストと
機能テストとを並列に行なうようにしたので、従来と比
べてこれらのテストに要する時間を短くすることができ
る半導体集積回路を提供することができる。
機能テストとを並列に行なうようにしたので、従来と比
べてこれらのテストに要する時間を短くすることができ
る半導体集積回路を提供することができる。
第１図はこの発明にかかる半導体集積回路の出力回路部
の構成を示す回路図、第２図は上記実施例回路のタイミ
ングチャート、第３図は第１図回路で使用される信号を
発生する制御回路を示す図、第４図は従来の半導体集積
回路の回路図、第５図はそのタイミングチャートであ
る。 21、22……信号出力端子、23、24……インバータ（信号
出力手段）、25……選択回路（第１の選択手段）、26…
…選択回路（第２、第３の選択手段）、27、28……イン
バータ。
の構成を示す回路図、第２図は上記実施例回路のタイミ
ングチャート、第３図は第１図回路で使用される信号を
発生する制御回路を示す図、第４図は従来の半導体集積
回路の回路図、第５図はそのタイミングチャートであ
る。 21、22……信号出力端子、23、24……インバータ（信号
出力手段）、25……選択回路（第１の選択手段）、26…
…選択回路（第２、第３の選択手段）、27、28……イン
バータ。
Claims (3)
- 【請求項１】内部で発生されるｎビットのシステム出力
信号の各ビット信号、ｎビットの第１出力制御信号の各
ビット信号、及び１ビットのDCテスト用信号がそれぞれ
供給され、上記第１出力制御信号の各ビット信号に基づ
いて対応する上記システム出力信号の各ビット信号及び
DCテスト用信号を選択的に出力するｎ個の第１選択回路
と、 上記ｎ個の各第１選択回路の出力をｎ個の第１出力端子
のそれぞれに導くｎ個の第１出力バッファ回路と、 上記ｎビットのシステム出力信号、上記ｎビットの第１
出力制御信号、上記DCテスト用信号、及び第２出力制御
信号が供給され、上記ｎ個の各第１選択回路からシステ
ム出力信号が選択出力されている期間には第２出力制御
信号に基づいてDCテスト用信号を選択し、上記ｎ個の各
第１選択回路からDCテスト用信号が選択出力されている
期間にはｎビットの第１出力制御信号に基づいてｎビッ
トのシステム出力信号のいずれか１ビットを選択して出
力する１個の第２選択回路と、 上記第２選択回路の出力を第２出力端子に導く第２出力
バッファ回路 とを具備したことを特徴とする半導体集積回路。 - 【請求項２】前記ｎ個の第１選択回路のそれぞれが、 前記ｎビットの第１出力制御信号のうち対応するビット
の信号に応じて前記ｎビットのシステム出力信号のうち
対応するビットの信号を出力する第１論理回路と、 前記ｎビットの第１出力制御信号のうち対応するビット
の信号に応じて前記DCテスト用信号を出力する第２論理
回路 とを備えている特許請求の範囲第１項に記載の半導体集
積回路。 - 【請求項３】前記第２選択回路が、 前記ｎビットの各第１出力制御信号に応じて前記ｎビッ
トの各システム出力信号を出力するｎ個の第３論理回路
と、 前記第２出力制御信号に応じて前記DCテスト用信号を出
力する第４論理回路 とを備えている特許請求の範囲第１項に記載の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124682A JPH0766035B2 (ja) | 1984-06-18 | 1984-06-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124682A JPH0766035B2 (ja) | 1984-06-18 | 1984-06-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS614237A JPS614237A (ja) | 1986-01-10 |
| JPH0766035B2 true JPH0766035B2 (ja) | 1995-07-19 |
Family
ID=14891461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59124682A Expired - Lifetime JPH0766035B2 (ja) | 1984-06-18 | 1984-06-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766035B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0559599U (ja) * | 1991-03-05 | 1993-08-06 | 三浦 光彦 | 疑似点灯を防止した信号機 |
-
1984
- 1984-06-18 JP JP59124682A patent/JPH0766035B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS614237A (ja) | 1986-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB2391358A (en) | Method of testing and/or debugging a system on chip (SOC) | |
| US4825439A (en) | Semiconductor logic integrated circuit device having first and second operation modes for testing | |
| US5404056A (en) | Semiconductor integrated circuit device with independently operable output buffers | |
| US6487688B1 (en) | Method for testing circuits with tri-state drivers and circuit for use therewith | |
| JP2906073B2 (ja) | Ｄｃテスト用回路を含むｌｓｉ | |
| JPS60140834A (ja) | テスト回路内蔵型半導体集積回路 | |
| JPH0766035B2 (ja) | 半導体集積回路 | |
| JP3156870B2 (ja) | 半導体集積回路装置及びその電気的特性試験方法 | |
| JP2897540B2 (ja) | 半導体集積回路 | |
| JP2723676B2 (ja) | 半導体集積回路 | |
| JP2972515B2 (ja) | 入出力バッファテスト回路 | |
| JPH0460231B2 (ja) | ||
| JPH10307167A (ja) | 論理集積回路のテスト装置 | |
| JPH0666890A (ja) | 半導体装置の試験装置 | |
| JPS63235874A (ja) | 半導体集積回路装置 | |
| JP2885126B2 (ja) | 入力試験回路 | |
| JPS6095370A (ja) | 集積回路装置 | |
| JPH06300821A (ja) | コントローラ内蔵のｌｓｉ | |
| JPH052054A (ja) | テスト容易化回路 | |
| JPH0682533A (ja) | 半導体集積回路 | |
| JPH0572267A (ja) | 半導体集積回路 | |
| JPH06186304A (ja) | 組み込み型ｒａｍテスト回路 | |
| JPS61133874A (ja) | 半導体装置 | |
| JPH1062493A (ja) | 集積回路 | |
| JPH0754348B2 (ja) | テスト回路 |