JPH0259679A - メモリ内蔵ｌｓｉ用制御回路の試験方法 - Google Patents
メモリ内蔵ｌｓｉ用制御回路の試験方法Info
- Publication number
- JPH0259679A JPH0259679A JP63210937A JP21093788A JPH0259679A JP H0259679 A JPH0259679 A JP H0259679A JP 63210937 A JP63210937 A JP 63210937A JP 21093788 A JP21093788 A JP 21093788A JP H0259679 A JPH0259679 A JP H0259679A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- control circuit
- flip
- flop
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title abstract description 21
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 3
- 238000010998 test method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
本発明はメモリを内蔵したＬＳＩ（本明細書において大
規模集積回路をＬＳＩと略記している）について、ＬＳ
Ｉ動作試験用制御回路を試験する方法に関し、 メモリを内蔵したＬＳＩのメモリ入力端子側に制御回路
試験用の回路を接続し、メモリの動作状態と区別して制
御回路のみを試験する方法を提供することを目的とし、 メモリを内蔵したＬＳＩのメモリ入力端子に並列にファ
ンアウト接続したフリップフロップを具備し、動作制御
回路からＬＳＩ動作信号を内蔵メモリと前記フリップフ
ロップとに入力し、フリップフロップの出力をチェック
することで構成する。
規模集積回路をＬＳＩと略記している）について、ＬＳ
Ｉ動作試験用制御回路を試験する方法に関し、 メモリを内蔵したＬＳＩのメモリ入力端子側に制御回路
試験用の回路を接続し、メモリの動作状態と区別して制
御回路のみを試験する方法を提供することを目的とし、 メモリを内蔵したＬＳＩのメモリ入力端子に並列にファ
ンアウト接続したフリップフロップを具備し、動作制御
回路からＬＳＩ動作信号を内蔵メモリと前記フリップフ
ロップとに入力し、フリップフロップの出力をチェック
することで構成する。
［産業上の利用分野］
本発明はメモリを内蔵したＬＳＩについて、Ｌｓｉの動
作試験用制御回路を試験する方法に関する。
作試験用制御回路を試験する方法に関する。
従来、ＬＳＩを設計・製造するときは内蔵メモリについ
ての制御回路は、メモリとＬＳＩ制御ピン端子との間に
制御回路を挿入して、メモリの出力端子における出力端
子により、制御回路とメモリの動作とをチェックしてい
た。そのため制御回路のみの動作チェックを行うことが
難しく、制御回路のチェックを行う技術を開発すること
が要望された。
ての制御回路は、メモリとＬＳＩ制御ピン端子との間に
制御回路を挿入して、メモリの出力端子における出力端
子により、制御回路とメモリの動作とをチェックしてい
た。そのため制御回路のみの動作チェックを行うことが
難しく、制御回路のチェックを行う技術を開発すること
が要望された。
［従来の技術］
第４図は従来のＬＳＩと内蔵メモリの試験用回路近辺を
示す図である。第４図において、１はＬＳＩを全体的に
示すもの、２は内蔵メモリ例えばＲＡＭ／ＲＯＭ、３は
内蔵メモリ２を含むＬＳＩの動作制御用回路、４は動作
制御用回路への信号印加ピン、５−１ 、５−２ 、５
−３は動作制御用回路３を内蔵メモリ２と接続するかど
うかを切換えるため、組合せ回路として動作する付加ゲ
ートで、５−１．５−２はアンドゲート、５−３はオア
ゲートを示す。６−１゜６−２は内蔵メモリのチェック
用信号の印加ピン、７は内蔵メモリチェック時の出力信
号ピン、８はメモリ２の動作試験時の信号出力ピンを示
す。
示す図である。第４図において、１はＬＳＩを全体的に
示すもの、２は内蔵メモリ例えばＲＡＭ／ＲＯＭ、３は
内蔵メモリ２を含むＬＳＩの動作制御用回路、４は動作
制御用回路への信号印加ピン、５−１ 、５−２ 、５
−３は動作制御用回路３を内蔵メモリ２と接続するかど
うかを切換えるため、組合せ回路として動作する付加ゲ
ートで、５−１．５−２はアンドゲート、５−３はオア
ゲートを示す。６−１゜６−２は内蔵メモリのチェック
用信号の印加ピン、７は内蔵メモリチェック時の出力信
号ピン、８はメモリ２の動作試験時の信号出力ピンを示
す。
ＬＳＩＩの動作特にメモリ２の動作制御を行うためには
、印加ピン６−１ （ＴＭ）に対し例えば“０”を印加
して、アンドゲート５−１を開き、アンドゲート５−２
を閉じる。次に印加ピン４ （ＰＩ）からメモリ２の制
御用信号を印加すると、動作制御用回路３を介してメモ
リ２に印加された信号はメモリ２の読出・書込動作を通
常に行うこととなる。制御用回路３はＬＳＩＩを通常動
作のために使用する回路であるから、システム動作用回
路ともいう。
、印加ピン６−１ （ＴＭ）に対し例えば“０”を印加
して、アンドゲート５−１を開き、アンドゲート５−２
を閉じる。次に印加ピン４ （ＰＩ）からメモリ２の制
御用信号を印加すると、動作制御用回路３を介してメモ
リ２に印加された信号はメモリ２の読出・書込動作を通
常に行うこととなる。制御用回路３はＬＳＩＩを通常動
作のために使用する回路であるから、システム動作用回
路ともいう。
そして回路９を介して出力ピン８ （ＰＯ）に現れる信
号は、メモリ２が動作した結果の信号である。
号は、メモリ２が動作した結果の信号である。
次に印加ピン６−１ （ＴＭ）に対し“１”を印加しア
ンドゲート５−１を閉じアンドゲート５−２を開く。そ
して印加ピン６−２（ＴＰＩ）から試験用信号を印加す
ると、ゲート５−２．５−３を介してメモリ２に入力さ
れるから、出力ピン７ （ＴＰＯ）に現れる信号により
メモリ２のチェックが行われる。
ンドゲート５−１を閉じアンドゲート５−２を開く。そ
して印加ピン６−２（ＴＰＩ）から試験用信号を印加す
ると、ゲート５−２．５−３を介してメモリ２に入力さ
れるから、出力ピン７ （ＴＰＯ）に現れる信号により
メモリ２のチェックが行われる。
［発明が解決しようとする課題］
メモリ動作制御用回路３はメモリ２の試験を行うときは
信号回路から切り離されているため、回路３のみの試験
は他の手段による必要があった。
信号回路から切り離されているため、回路３のみの試験
は他の手段による必要があった。
通常この動作制御用回路３は内部が複雑であるため、組
合せ回路と同等に扱うことができない。即ち、回路３の
構成がメモリ・フリップフロップなど信号処理回路を含
まず、入力信号が直ぐ出力端子に現れるような組合せ回
路ではないからである。
合せ回路と同等に扱うことができない。即ち、回路３の
構成がメモリ・フリップフロップなど信号処理回路を含
まず、入力信号が直ぐ出力端子に現れるような組合せ回
路ではないからである。
そのため動作制御用回路３に対し印加ピン４から試験用
信号を印加するとしても、従来の回路構成では内蔵メモ
リ２を経由した信号によって回路３の状態を判断するこ
とが出来るのみであった。したがってメモリ２の障害と
回路３の障害とを区別することが出来ない欠点があった
。
信号を印加するとしても、従来の回路構成では内蔵メモ
リ２を経由した信号によって回路３の状態を判断するこ
とが出来るのみであった。したがってメモリ２の障害と
回路３の障害とを区別することが出来ない欠点があった
。
本発明の目的は前述の欠点を改善し、メモリを内蔵した
ＬＳＩのメモリ入力端子側に制御回路試験用の回路を具
備し、メモリの動作と区別して制御用回路のみを試験す
る方法を提供することにある。
ＬＳＩのメモリ入力端子側に制御回路試験用の回路を具
備し、メモリの動作と区別して制御用回路のみを試験す
る方法を提供することにある。
［課題を解決するための手段］
本発明は前述の課題を解決するため、第１図に示す原理
構成を採用した。第１図において、ｌはＬＳＩ、２は内
蔵メモリ例えばＲＡＭ／ＲＯＭ、３は内蔵メモリ２を含
むＬＳＩの動作制御用回路、４は動作制御用回路３への
信号印加ピン、１１はフリップフロップを示す。本発明
の構成は下記のとおりである。即ち、 メモリ２を内蔵したＬＳＩＩのメモリ入力端子に並列に
ファンアウト接続したフリップフロップ１１を具備し、
動作制御用回路３からＬＳＩ動作信号を内蔵メモリ２と
前記フリップフロップ１１とに入力し、フリップフロッ
プ１１の出力をチェックすることである。
構成を採用した。第１図において、ｌはＬＳＩ、２は内
蔵メモリ例えばＲＡＭ／ＲＯＭ、３は内蔵メモリ２を含
むＬＳＩの動作制御用回路、４は動作制御用回路３への
信号印加ピン、１１はフリップフロップを示す。本発明
の構成は下記のとおりである。即ち、 メモリ２を内蔵したＬＳＩＩのメモリ入力端子に並列に
ファンアウト接続したフリップフロップ１１を具備し、
動作制御用回路３からＬＳＩ動作信号を内蔵メモリ２と
前記フリップフロップ１１とに入力し、フリップフロッ
プ１１の出力をチェックすることである。
［作用］
前述の構成を採ったため、本発明においては制御回路試
験用の回路としてフリップフロップ１１を接続し、ＬＳ
Ｉ動作制御用回路３の入力側端子４にＬＳＩ動作用信号
を印加する。その信号はフリップフロップ１１とメモリ
２とに並列に入力するから、若し前記制御回路３に障害
があればフリップフロップ１１をチェックすることによ
り直く判断できる。
験用の回路としてフリップフロップ１１を接続し、ＬＳ
Ｉ動作制御用回路３の入力側端子４にＬＳＩ動作用信号
を印加する。その信号はフリップフロップ１１とメモリ
２とに並列に入力するから、若し前記制御回路３に障害
があればフリップフロップ１１をチェックすることによ
り直く判断できる。
［実施例］
第２図は本発明の実施例として内蔵メモリがＲＡＭ型の
場合を示す図である。第２図において、２−１ はＲＡ
Ｍ型のメモリ、１１−１．ＩＬ２−４１−ｎは第１図フ
リップフロップを操作型フリップフロップとした例、１
２はアドレスに対する走査型フリップフロップ、１３は
アドレスに対するバリティチニック回路、１４は動作制
御用回路３に含まれるアドレスデコーダを示す。ＲＡＭ
型メモリ２−１における書込み可能化信号ＷＥについて
、メモリの入力側でファンアウトさせ、走査型フリップ
フロップ１１−１・−ＩＬｎを接続する。このときＷＥ
はり、リティカルパスであるからファンアウトが長くな
らないように走査型フリップフロップ１１−■・−４１
−ｎを配置する。アドレスについてはアドレス各Ｌビッ
トをフリップフロップにファンアウトさせることは大量
のフリップフロップが必要となるので、パリティチェッ
ク回路１３によりまとめて、その出力を走査型フリップ
フロップ１２で受ける。動作制御用回路３に対し信号印
加ピン４から、自動テストパターン発生器で発生させた
ような試験用信号を適宜印加させ、書込可能化信号ＷＥ
、データイン信号、アドレス信号をＲＡＭ型メモリ２に
与える。そして信号ＷＥについて制御信号３よりスキャ
ンイン信号を印加すると、フリップフロップ１１−１・
・−１１−ｎはシフトされ終段フリップフロップからス
キャンアウト信号を取り出すことが出来る。
場合を示す図である。第２図において、２−１ はＲＡ
Ｍ型のメモリ、１１−１．ＩＬ２−４１−ｎは第１図フ
リップフロップを操作型フリップフロップとした例、１
２はアドレスに対する走査型フリップフロップ、１３は
アドレスに対するバリティチニック回路、１４は動作制
御用回路３に含まれるアドレスデコーダを示す。ＲＡＭ
型メモリ２−１における書込み可能化信号ＷＥについて
、メモリの入力側でファンアウトさせ、走査型フリップ
フロップ１１−１・−ＩＬｎを接続する。このときＷＥ
はり、リティカルパスであるからファンアウトが長くな
らないように走査型フリップフロップ１１−■・−４１
−ｎを配置する。アドレスについてはアドレス各Ｌビッ
トをフリップフロップにファンアウトさせることは大量
のフリップフロップが必要となるので、パリティチェッ
ク回路１３によりまとめて、その出力を走査型フリップ
フロップ１２で受ける。動作制御用回路３に対し信号印
加ピン４から、自動テストパターン発生器で発生させた
ような試験用信号を適宜印加させ、書込可能化信号ＷＥ
、データイン信号、アドレス信号をＲＡＭ型メモリ２に
与える。そして信号ＷＥについて制御信号３よりスキャ
ンイン信号を印加すると、フリップフロップ１１−１・
・−１１−ｎはシフトされ終段フリップフロップからス
キャンアウト信号を取り出すことが出来る。
その信号をチェックすることにより試験用信号との対応
を調べ制御用回路３の動作を判断する。なおこのとき同
時にフリップフロップ１２についてもチェックする。
を調べ制御用回路３の動作を判断する。なおこのとき同
時にフリップフロップ１２についてもチェックする。
第３図はＲＯＭ型メモリの場合を示す図である。
第３図において、２−２はＲＯＭ型のメモリを示し、他
の第２図と同一の符号は同様のものを示す。動作制御用
回路３に印加する信号も第２図と同様であり、第３図の
場合は走査型フリップフロップ１２によりチェックする
のみで、制御回路用３の動作が判断できる。
の第２図と同一の符号は同様のものを示す。動作制御用
回路３に印加する信号も第２図と同様であり、第３図の
場合は走査型フリップフロップ１２によりチェックする
のみで、制御回路用３の動作が判断できる。
［発明の効果］
このようにして本発明によると、メモリを内蔵したＬＳ
Ｉの動作制御用回路について、メモリ入力側にファンア
ウトしたフリップフロップを使用し、フリップフロップ
をチェックして制御回路の動作を簡易、確実にチェック
することが出来る。
Ｉの動作制御用回路について、メモリ入力側にファンア
ウトしたフリップフロップを使用し、フリップフロップ
をチェックして制御回路の動作を簡易、確実にチェック
することが出来る。
そのとき動作制御用回路に印加するテストパターン信号
を従来の自動発生器により容易に発生させることが出来
るようになることから、ＬＳＩを設計する工数が削減さ
れ、且つ６顛性向上に寄与できる。
を従来の自動発生器により容易に発生させることが出来
るようになることから、ＬＳＩを設計する工数が削減さ
れ、且つ６顛性向上に寄与できる。
第１図は本発明の原理構成を示す図、
第２図は本発明の第１実施例の構成を示す図、第３図は
同第２実施例の構成を示す間 第４図は従来のメモリ内蔵ＬＳＩ用制御回路の試験方法
を説明する図である。 １−Ｌ Ｓ Ｉ ２−内蔵メモリ ３・−動作制御用回路 ４・−制御用回路３への信号印加ピン １１− フリップフロップ 特許出願人 冨士通株式会社 代 理 人 弁理士 鈴木栄祐
同第２実施例の構成を示す間 第４図は従来のメモリ内蔵ＬＳＩ用制御回路の試験方法
を説明する図である。 １−Ｌ Ｓ Ｉ ２−内蔵メモリ ３・−動作制御用回路 ４・−制御用回路３への信号印加ピン １１− フリップフロップ 特許出願人 冨士通株式会社 代 理 人 弁理士 鈴木栄祐
Claims (1)
- 【特許請求の範囲】 メモリ（２）を内蔵したＬＳＩ（１）のメモリ入力端子
に並列にファンアウト接続したフリップフロップ（１１
）を具備し、 動作制御回路（３）からＬＳＩ動作信号を内蔵メモリ（
２）と前記フリップフロップ（１１）とに入力し、フリ
ップフロップ（１１）の出力をチェックすることを特徴
とするメモリ内蔵ＬＳＩ用制御回路の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63210937A JPH0259679A (ja) | 1988-08-25 | 1988-08-25 | メモリ内蔵ｌｓｉ用制御回路の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63210937A JPH0259679A (ja) | 1988-08-25 | 1988-08-25 | メモリ内蔵ｌｓｉ用制御回路の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0259679A true JPH0259679A (ja) | 1990-02-28 |
Family
ID=16597555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63210937A Pending JPH0259679A (ja) | 1988-08-25 | 1988-08-25 | メモリ内蔵ｌｓｉ用制御回路の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0259679A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5894482A (en) * | 1994-08-29 | 1999-04-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit with a testable block |
| US7024606B2 (en) | 1998-03-10 | 2006-04-04 | Nec Electronics Corporation | Method of generating test pattern for integrated circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123243A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 論理集積回路 |
| JPS63173975A (ja) * | 1987-01-14 | 1988-07-18 | Mitsubishi Electric Corp | 半導体装置 |
-
1988
- 1988-08-25 JP JP63210937A patent/JPH0259679A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123243A (ja) * | 1984-07-11 | 1986-01-31 | Hitachi Ltd | 論理集積回路 |
| JPS63173975A (ja) * | 1987-01-14 | 1988-07-18 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5894482A (en) * | 1994-08-29 | 1999-04-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit with a testable block |
| US7024606B2 (en) | 1998-03-10 | 2006-04-04 | Nec Electronics Corporation | Method of generating test pattern for integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6928638B2 (en) | Tool for generating a re-generative functional test | |
| JP3548126B2 (ja) | マルチポート・メモリをテストするための方法および装置 | |
| JPH05107320A (ja) | 電子回路の検査方法および内蔵自己検査回路 | |
| EP0822497B1 (en) | Boundary scan cell | |
| US20040243897A1 (en) | Dual mode memory for IC terminals | |
| US7308631B2 (en) | Wrapper serial scan chain functional segmentation | |
| JP4211010B2 (ja) | 集積回路 | |
| WO1995010048A1 (en) | A method and device for testing of an integrated circuit | |
| WO2002057802A1 (en) | Input/output continuity test mode circuit | |
| US7279996B2 (en) | Method of functionality testing for a ring oscillator | |
| JPH0259679A (ja) | メモリ内蔵ｌｓｉ用制御回路の試験方法 | |
| EP0151694B1 (en) | Logic circuit with built-in self-test function | |
| US6256761B1 (en) | Integrated electronic module with hardware error infeed for checking purposes | |
| US5831991A (en) | Methods and apparatus for electrically verifying a functional unit contained within an integrated cirucuit | |
| Nadeau-Dostie et al. | A new hardware fault insertion scheme for system diagnostics verification | |
| JP4296055B2 (ja) | 半導体集積回路、半導体回路装置及びメモリマクロセル | |
| JPS62116271A (ja) | テスト回路 | |
| US6421810B1 (en) | Scalable parallel test bus and testing method | |
| US7724015B2 (en) | Data processing device and methods thereof | |
| JP5157037B2 (ja) | Ｃｐｕ内蔵ｌｓｉ搭載ユニットおよびｃｐｕ内蔵ｌｓｉの実機試験方法 | |
| JP2008541033A (ja) | 集積回路のコンフィギュラブル・セルの連鎖状態の検出を用いる安全なテストモードを有する集積回路 | |
| JP2595029B2 (ja) | 診断容易化回路を有するｌｓｉ | |
| JPS60174963A (ja) | 電子パツケ−ジ試験回路 | |
| JPH02118475A (ja) | 論理集積回路 | |
| JPH0746123B2 (ja) | 集積回路の試験方式 |