JPH05107320A - 電子回路の検査方法および内蔵自己検査回路 - Google Patents

電子回路の検査方法および内蔵自己検査回路

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JPH05107320A
JPH05107320A JP4086550A JP8655092A JPH05107320A JP H05107320 A JPH05107320 A JP H05107320A JP 4086550 A JP4086550 A JP 4086550A JP 8655092 A JP8655092 A JP 8655092A JP H05107320 A JPH05107320 A JP H05107320A
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Abstract

(57)【要約】 【目的】 集積回路のチップ内部でデータ経路回路14
の検査を行う。 【構成】 シグニチャ・アナリシス・レジスタ(SA
R)30で検査回路22を構成する。SARにより、デ
ータ経路回路14へ入力するための検査信号を生成し、
さらに前記検査信号の受信に続いてデータ経路回路によ
って生成される応答信号を圧縮する。阻止回路28によ
り、前記応答信号の最初の信号がSAR30により受信
されるのを、SARからの検査信号がデータ経路回路1
4の全体に伝わるまで阻止する。検査以外の期間中は検
査回路22を迂回できるように、バイパス・マルチプレ
クサ34により、SAR30によって生成される検査信
号をデータ経路回路12に通常供給される入力データと
共に多重化する。帰還マルチプレクサ26も備えて、デ
ータ経路回路12の出力データをデータ経路回路12に
よって受信される入力データと共に多重化し、回路基板
上で接続された集積回路10も検査できるようにする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、集積回路等の装置の自
己検査を可能とするために電子装置の入力部分に挿入す
る検査回路に関する。
【0002】
【従来の技術】集積回路の製造業者の間には、性能の水
準を高め機能性を増すために単一のチップ上の回路数を
増やす傾向が一般にある。集積回路の密度が高くなるに
つれて、従来の技術によってそのような集積回路を検査
することがますます困難になってきた。この困難を解決
するために、自己検査用の回路によって集積回路を再構
成することによって集積回路の内蔵自己検査を実現する
べく多くの努力が払われた。
【0003】これまで、内蔵論理ブロック・オブザーバ
および循環型内蔵自己検査を含む内蔵自己検査(BIS
T = built-in self-test)回路の種類が知られてい
る。これらの方法には、欠点がないわけではない。1つ
の重大な欠点は、現在のBIST回路が障害診断率(可
能な障害全体の中の診断できる割合として定義される)
とオーバーヘッド・ペナルティ(集積回路のBIST回
路に充てなければならない領域全体の割合として定義さ
れる)との間でしばしば妥協が必要なことである。明ら
かに、集積回路においてBIST回路に充てなければな
らない領域が多くなるほど、チップの正規または本来の
機能を実施するために利用できる領域は少なくなる。こ
のため、例えば全チップ面積の約20%以上の高いオー
バーヘッド・パナルティを課すようなBIST回路は、
仮にそれが高い障害診断率を達成するものでも、不利で
ある。
【0004】現在のBIST回路のもう1つの欠点は、
その回路が組み込まれた集積回路以外も検査する能力を
与えるものが少ないことである。現在のBIST回路が
回路基板での検査またはシステム・レベルでの検査を果
たす柔軟性に欠けているため、しばしば検査中に非効率
的になる。
【0005】
【発明が解決しようとする課題】従って、装置の内部に
組み込むために上に列挙した欠点を克服したBIST回
路を与えることである。
【0006】
【課題を解決するための手段】電子装置(例えば集積回
路)の内部の回路を検査する技術を本発明の好ましい実
施例によって開示する。このような検査は、まず電子装
置内部の多入力シグニチャ・アナリシス・レジスタ(S
RA)からの検査信号を多重化することによって実行さ
れる。ただし、この電子装置の内部では、普通、選択さ
れた期間中にSRAから検査データが検査中の回路に供
給されるように、入力データが検査中の回路に向けられ
る。最初の応答信号は、検査中の回路と共に多重化さ
れ、応答信号または入力データ(これは、他の装置から
の応答信号の形をとる場合がある)の何れかがSARに
帰還できるようになる。SARに供給される最初の応答
信号が、前の検査信号の発生に続く所定の期間、SAR
に入るのを阻止することにより、SARによって生成さ
れた最初の検査信号が検査中の回路全体を伝わるのに十
分な時間を与える。
【0007】遅延期間の後、多入力SARに供給される
最初の応答信号をその前の内容(これは、最初、動作の
初期にSARに書き込まれる種種の値をとる場合があ
る)と共に圧縮(論理的に結合)する。これ以降、多入
力SARにクロックが与えられる度に、SARは別の検
査信号を生成し、次に、これが原因となって別の応答信
号が検査中の回路によって生成される。続いて生成され
る各応答信号は、SARの内容との圧縮のために阻止す
ることなく多入力SARに再び供給される。この過程
は、多入力SARの内容(即ち、そのシグニチャ)と障
害のない回路に対して得られるシグニチャとの間で比較
を行った時から所定の数のサイクルに対して繰り返され
る。SARからの実際のシグニチャと障害のない状態に
対して得られるシグニチャとを比較することによって、
検査中の回路の中の障害を発見する。さらに、検査デー
タを検査中の回路への入力データと多重化することによ
り、そして、応答信号をそのような入力データと多重化
することによって、複数の検査中の相互接続された回路
を1つのシステムとして検査することができる。
【0008】
【実施例】図1に、データ経路回路12および制御回路
14からなるVLSI(極大規模集積回路)10の略ブ
ロック図を示す。データ経路回路12は、一般に論理ゲ
ート、マルチプレクサ、および加算器などの複数の回路
要素(図示せず)からなり、図3のデータ線16iによ
って表されるような複数の個々のデータ線からなる入力
バス16上の入力データが供給される。データ経路回路
12は、一般に論理ゲート、フリップ・フロップおよび
(または)データ記憶要素(図示せず)からなる制御回
路14からの制御信号に応じて入力バス16上で受信さ
れたデータを操作して、出力バス18に出力データを与
える。制御回路14からデータ経路回路12に供給され
る制御信号は、外部のシステム(図示せず)から制御バ
ス20を介して受信される入力コマンドに従って制御回
路によって生成される。制御バス20が双方向であるた
め、外部システムは制御回路14からステータス情報を
受信することができる。
【0009】本発明によれば、内蔵自己検査回路22
(図2および3に関して分かりやすく説明する)が、少
なくともその一部が入力バス16とデータ経路回路12
との間に置かれるように集積回路10の中に組み込まれ
る。以下においてさらに詳細に説明するように、BIS
T回路22は、データ経路回路12に検査信号を供給す
ることによって、さらにデータ経路回路から複数の帰還
データ線24を通してBIST回路に帰還される応答信
号を圧縮することによって、データ経路回路の検査に役
立つ。
【0010】図2において、BIST回路22には、複
数の帰還マルチプレクサ26を備え、各マルチプレクサ
は、帰還データ線24の1つ1つに結合された第1の入
力、および図1のデータ・バス16i(図3参照)の入
力データ線の1つ1つに結合された第2の入力を有す
る。帰還マルチプレクサ26の各々は、制御回路14か
らの制御信号に応答し、その信号の状態によって、帰還
データ線24から受信した信号またはデータ・バス16
上で受信した信号の何れかを、その出力に渡す。以下に
おいて分かるように、各帰還マルチプレクサ26は、入
力バス16と図1のデータ経路回路12との間に置かな
ければならない。
【0011】各帰還マルチプレクサ26の出力は、阻止
回路28の入力の集合の1つ1つに供給される。阻止回
路28の各出力は、多入力シグニチャ・アナリシス・レ
ジスタ(SAR)30(一般に、図3に関する説明のよ
うに再構成された線形帰還シフト・レジスタである)の
入力の集合の1つ1つに結合される。阻止回路28(図
3においてさらに詳細に説明する)は、一般にカウンタ
からなるBISTコントローラ32から受信される制御
信号に応じて、各帰還マルチプレクサ26の出力信号が
多入力SAR30の対応する入力において受信されるの
を防ぐように作用する。阻止回路28およびSAR30
は、共に入力バス16とデータ経路回路12との間に置
かれるように示してあるが、このように配置する必要は
なく、他の何れかに配置することも可能である。
【0012】SAR30は、2つの異なる機能を果た
す。第1に、複数の検査信号を連続的に生成することで
ある。各信号列における各信号がクロック信号(図示せ
ず)に応じてSAR30によって生成され、複数のバイ
パス・マルチプレクサ34の1つ1つの第1の入力に供
給される。各マルチプレクサ34の第2の入力は、デー
タ・バス16の対応する線16i(図3参照)に結合さ
れている。各バイパス・マルチプレクサ34は、SAR
30からの検査信号またはデータ・バス16の対応する
線からのデータの何れかを図1のデータ経路回路12に
選択的に渡すように、BISTコントローラ32によっ
て制御される。
【0013】SAR30は、検査信号を生成するほか、
SARに帰還される検査信号の受信に続いて、データ経
路回路12によって生成される応答信号を圧縮する(即
ち、論理的に結合する)ように働く。SAR30による
応答信号の圧縮により、データ経路回路12の動作、即
ちデータ経路回路に障害があるか否か、を反映するシグ
ニチャ(即ち、SARの内容を表すビット・パタン)が
与えられる。検査中にSAR30に供給される応答信号
の圧縮の結果得られるSARのシグニチャを障害のない
シグニチャ、即ち障害がないときに得られるシグニチャ
と比較することによって、データ経路回路における障害
の有無を検出することができる。
【0014】阻止回路28および多入力SAR30は、
共に複数の個々の信号を受信するが、個々の信号の数
は、図1のデータ・バス16の個々のデータ線16i
数に相当する。実際に、阻止回路28および多入力SA
R30は、双方とも、データ線16iの1つ1つにそれ
ぞれ対応する複数の個々のチャネルからなると見ること
ができる。阻止回路28の典型的なチャネル28iおよ
び30iならびにSAR30をそれぞれ図3に示す。阻
止回路の各チャネル28iは、ANDゲート36からな
り、そのゲートの第1の入力には、帰還マルチプレクサ
26の対応するマルチプレクサの出力信号が、直接、ま
たはタイミングを取るためにゲートと帰還マルチプレク
サとの間に置かれるオプションのフリップ・フロップ3
8(波線で示す)を介して供給される。ANDゲートの
第2の入力には、図2のBISTコントローラ28から
第1の制御信号B0が供給される。制御信号B0が論理
的に「low」またはゼロ・レベルである間は、帰還マル
チプレクサ26の出力信号(フリップ・フロップ38を
通して渡されるような信号があれば、この信号)がSA
R30のチャネル30iに渡ることがANDゲートによ
って阻止される。信号B0が一度論理的に「high」また
は1のレベルになると、ANDゲート36は、帰還マル
チプレクサ26からの信号をSARのチャネル30i
通す。
【0015】SARのチャネル30iは、排他的論理和
(XOR)ゲート40からなり、その第1の入力には、
対応する阻止回路チャネル28iのANDゲート36の
出力が、直接、またはタイミングを取るために準備され
る場合があるオプションのフリップ・フロップ42(波
線で示す)を通して供給される。XORゲート40への
第2の入力には、前のSARチャネル30i-1の出力信
号が供給される。XORゲート40の出力は、マルチプ
レクサ44の第1の入力に結合され、その第2の入力に
は、もう1つのマルチプレクサ46の出力が供給され、
このマルチプレクサの第1の入力は、初期値をSARに
種蒔きするためにSARチャネル30iに入力するべく
データを書き込む先の「ライト・データ」バス47に結
合されている。マルチプレクサ46は、図1のBIST
コントローラ32からの制御信号B0によって制御され
る。制御信号B0の状態に基づいて、マルチプレクサ4
6は、その2つの入力の選択された方から入力信号を出
力に通す。
【0016】マルチプレクサ44の出力は、フリップ・
フロップ48に供給され、このフリップ・フロップの出
力はマルチプレクサ46の第2の入力に帰還される。ま
た、フリップ・フロップ48は、バイパス・マルチプレ
クサ34の入力の1つも駆動する。各バイパス・マルチ
プレクサ34を図2との関連で、図1のデータ経路回路
12の別個の入力を直接駆動するように説明してきた
が、そこに供給される信号のタイミングを取るためには
バイパス・マルチプレクサとデータ経路回路との間にフ
リップ・フロップ50(波線で示す)を置く方が望まし
い。マルチプレクサ44のほかバイパス・マルチプレク
サ34も、図2のBISTコントローラ32によって生
成される制御信号B1によって制御される。マルチプレ
クサ44および34の各々は、制御信号B1の状態によ
って、その2つの入力のうちの選択された方の信号を出
力に通す。
【0017】フリップ・フロップ48は、バイパス・マ
ルチプレクサ34およびマルチプレクサ46の両方に信
号を与えるほか、その出力信号をマルチプレクサ52の
第1の入力に供給する。マルチプレクサ52は、「リー
ド・マルチプレクサ」と称するが、この第2の入力は、
データ経路回路12および(または)出力のためにデー
タを記憶する制御回路14の中の1つ以上のレジスタ
(図示せず)に結合される。リード・マルチプレクサ5
2は、マルチプレクサにより受信される制御信号(図示
せず)に応じて、フリップ・フロップ48から受信され
る信号、または(共に図1の)データ経路回路12もし
くは制御回路14からの出力信号の何れかを選択的に出
力する。このようにして、リード・マルチプレクサ52
により、SAR30iのフリップ・フロップの内容を読
むことが許可される。
【0018】図1のBIST回路22の動作を既に簡単
に説明したが、図3との関連でさらに詳細に説明する。
図2の回路10の動作が通常(検査でない)モードの
間、図3の各バイパス・マルチプレクサ34への制御信
号B1は、対応するデータ線16i(図3参照)上のデ
ータ(マルチプレクサの第1の入力で受信される)が図
2のデータ経路回路12に渡されるような状態である。
このように、BIST回路22は、効率的にバイパスさ
れる。BIST回路22はバイパスされたままである
が、各SARチャネル30iの内部のフリップ・フロッ
プ48は、マルチプレクサ46を通して適切なデータ・
ビットを入れることによって書き込むことができる。こ
のようにして、図2のSAR30に初期検査値を与える
ことができる。また、この期間中に、各SARチャネル
30iのフリップ・フロップ48をリード・マルチプレ
クサ52を介して読むことができる。
【0019】図1の回路10の「自己検査」モードに入
ることは、図2の制御回路14から図2のBIST回路
32へ「BIST開始」を入れることによって開始され
る。これに応じて、BISTコントローラ32は、最初
は、データが対応するSARチャネル30iに渡ること
を阻止回路チャネル28iの図3のANDゲートが阻止
するような状態の制御信号B0を生成する。さらに、こ
の時、図2のBISTコントローラ32のB1信号は、
各バイパス・マルチプレクサ34が、対応する帰還マル
チプレクサ26からの信号を通す代わりに、フリップ・
フロップ48(これには適切な値がロードされている)
からの出力信号を図2のデータ経路回路12に通すよう
なレベルにある。
【0020】データ経路回路12は、SAR30から最
初の検査信号を受信すると、帰還データ線24を通して
BIST回路22に帰還される最初の応答信号を直ちに
生成する。最初の応答信号は、SAR30によって直ち
に受信されるわけではない。むしろ、B0制御信号が、
図3のそれぞれ対応する阻止回路チャネル28iの内部
のANDゲート36がそれによって受信された最初の応
答信号を所定の期間だけ阻止するようなレベルに維持さ
れる。この遅延期間を十分長くすることによって検査信
号が図2のデータ経路回路12を初期化できるように
し、この回路が既知のデータを各帰還マルチプレクサ2
6への入力に返すようにする。一般に、この遅延期間の
長さは、図2のデータ経路回路12における最長経路の
遅延期間と少なくとも同じになるように選択する。
【0021】図2のBISTコントローラ32が制御信
号B0の状態を変化させるのは、所定の遅延期間の後に
限られる。一度、制御信号B0が状態を変えると、図3
の各阻止回路チャネル28iは、図2のデータ経路回路
12からの対応する応答信号ビットが前のSARチャネ
ルの応答信号ビットとの圧縮のためにSARチャネル3
iに入るのを許可する。圧縮に続いて、図2のBIS
Tコントローラ32が、制御信号B1の状態を変化さ
せ、結果的に、各SARチャネル30iの各マルチプレ
クサ48が、ここで検査信号をデータ経路回路12に出
力する。SAR30から以降生成される各検査信号に応
じて、図1のデータ経路回路12が、さらに応答信号を
生成する。最初の応答信号に続いて生成される各応答信
号は、阻止されることなくSAR30に直接供給され
る。
【0022】次のステップ、即ち(a)データ経路回路
12への検査信号の出力、および(b)データ経路回路
12からの応答信号の圧縮が、図1の集積回路10の中
の全体的なクロック(図示せず)によって生成されるよ
うな所定数のクロック信号の期間に繰り返される。図1
のデータ経路回路12が1つ以上の障害を含む場合、圧
縮後に結果的に得られるSAR30のシグニチャ(即ち
内容)は、誤りのない検査シーケンスに対応するシグニ
チャから逸脱することになる。データ経路回路12に連
続的に印加される各検査信号は、前の検査信号の受信に
続いてデータ経路回路12によって生成される応答信号
から得るので、SAR30に最初に種蒔きされた検査信
号の集合を変更することは、結果的に得られる応答信号
に影響を及ぼす。これにより、最高の障害診断率を与え
る1つ以上の種値を設定する可能性が与えられる。
【0023】図2のBIST回路により異なる水準の検
査能力が与えられる。複数の図1の集積回路10(回路
基板53に収容され、各集積回路が図2のBIST回路
22を含む)を図4に示す。図4の各集積回路10の内
部の図2のBIST回路22においてその「帰還」機能
が(帰還の記号54によって示したように)活性化さ
れ、各集積回路からの出力データが検査中にその入力に
戻されるようになると、各集積回路は、それ自体を個別
に検査する。図5を参照すると、第1の集積回路10
は、基板上の他の集積回路の各々を駆動する(にデータ
を供給する)が、この集積回路に帰還記号54があるこ
とによって示されるようにこの集積回路の帰還機能が活
性化されるようにすることによって、集積回路10どお
しの間の接続を含め回路基板53の全体を検査すること
ができる。このようにして、駆動側の集積回路10から
の検査信号は、回路基板上の後続の集積回路の各々を通
って障害の点まで伝わる。
【0024】障害が発見されると、図6に示したように
後続の2つ以上の集積回路10のクラスタを選んでそれ
らの集積回路の各々の帰還機能を活性化することによっ
て、その障害の位置を特定することができる。障害が集
積回路10の対の間の接続経路の中にある場合、そのよ
うな障害を孤立させるように各集積回路内部で帰還マル
チプレクサ26へのデータを適切にグループ分けする
(図2および3参照)ことによって、障害の解を得るこ
とができる。この相互接続の障害を検出する方法は、バ
ックプレーン(図示せず)によって接続された2つの回
路基板の間の相互接続の障害検出に容易に拡張すること
ができる。
【0025】BIST回路22の明瞭な利点は、この回
路のチップ面積の占有率が従来の回路のそれよりはるか
に小さいことである。図3のマルチプレクサ26、3
4、44、46および52ならびにXORゲート40の
各々が、3つの個々の論理ゲート(AND、OR、NO
RまたはNAND)(図示せず)によって等価的に表わ
され、かつフリップ・フロップ38、42、48および
50の各々が、5つの個々の論理ゲート(図示せず)の
等価回路によって表されると仮定すると、データ線16
i毎に追加される等価ゲートの総数(Gdp)は、39で
ある。必要な制御を備えるために値Gdpに同等の数のゲ
ートを加える場合でも、データ経路あたりの等価ゲート
の最大数は51にしか増加せず、これでも比較的低い値
である。
【0026】以上は、検査回路22内部のシグニチャ・
アナリシス・レジスタ30によって検査信号を生成し、
さらにその検査信号に応じて集積回路10によって生成
される応答信号をシグニチャ・アドレス・レジスタにお
いて圧縮することによって、集積回路の少なくとも一部
を検査するために集積回路に含めるための検査回路の開
示である。
【0027】以上の説明は、本発明の一実施例に関する
もので、この技術分野の当業者であれば、本発明の種々
の変形例が考えられるが、それらはいずれも本発明の技
術的範囲に包含される。
【0028】尚、特許請求の範囲に記載した参照番号
は、発明の容易なる理解のためで、その技術的範囲を制
限するように解釈されるべきではない。
【0029】
【発明の効果】以上述べたように、本発明によれば、比
較的小さいチップ占有率で集積回路に内蔵された検査回
路によって集積回路またはその実装回路を検査すること
ができる。
【図面の簡単な説明】
【図1】本発明による内蔵自己検査(BIST)回路が
埋め込まれた集積回路の略ブロック図である。
【図2】図1のBIST回路の略ブロック図である。
【図3】図2のBIST回路の単一のデータ線に関係付
けられた部分を示す図である。
【図4】各集積回路がそれ自体の検査のみを行うという
条件に対する図1に示した種類の複数の集積回路のブロ
ック図である。
【図5】図1の単一回路がそのような複数の他の回路を
診断するように動作する条件を示す図である。
【図6】図1の回路の各対がこれらの間の相互接続を検
査するように動作できる条件を示す図である。
【符号の説明】
10 集積回路 12 データ経路回路 14 制御回路 22 内蔵検査回路 26 帰還マルチプレクサ 28 阻止回路 30 シグニチャ・アナリシス・レジスタ 32 BISTコントローラ 34 バイパス・マルチプレクサ 52 リード・マルチプレクサ 53 回路基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケニス デビツド モジンゴ アメリカ合衆国 60560 イリノイ ヨ− クヴイル、ミンクラ− ロ−ド 6650 シ イ− (72)発明者 チヤ−ルス ユ−ジ−ン ストラウド アメリカ合衆国 60542 イリノイ ノ− ス オウロラ、リンカ−ンウエイ 375 エヌ

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 (a)所定の期間中は、検査されるべ
    き電子回路(10)が該電子回路の正常動作時の既知の
    状態の応答信号を生成するようにシグニチャ・アナリシ
    ス・レジスタ(30)からの検査信号が当該電子回路に
    印加され、かつ前記所定の期間以外の期間中は、該電子
    回路に通常供給される入力データが該電子回路に供給さ
    れるように、該電子回路に通常供給される入力データを
    少なくとも1つの前記検査信号と多重化するステップ、 (b)各応答信号を遅延回路(28)を介して前記シグ
    ニチャ・アナリシス・レジスタに供給するステップ、 (c)前記遅延回路(28)において、前記応答信号の
    最初の信号を前記シグニチャ・アナリシス・レジスタ
    (30)に渡す前に遅らせるステップ、 (d)前記シグニチャ・アナリシス・レジスタにおい
    て、圧縮された応答信号の状態を表すシグニチャを与え
    るために、連続する各応答信号を前にシグニチャ・アナ
    リシス・レジスタに印加された応答信号と共に圧縮する
    ステップ、 (e)ステップ(a)、(b)および(c)を規定の回
    数だけ繰り返すステップ、および (f)障害が存在するか否かを検査するために、前記の
    圧縮された応答信号の前記シグニチャを障害のない状態
    を表すシグニチャと比較するステップを備え、入力デー
    タが通常供給される電子回路(10)を検査することを
    特徴とする電子回路の検査方法。
  2. 【請求項2】 前記シグニチャ・アナリシス・レジスタ
    (30)に印加される応答信号を電子(集積)回路(1
    0)に供給される入力データと共に多重化するステップ
    をさらに備えたことを特徴とする請求項1記載の検査方
    法。
  3. 【請求項3】 前記の最初の応答信号が、前記検査信号
    が検査中の電子回路(10)全体を巡るのに必要な期間
    に少なくとも匹敵する期間の後に前記シグニチャ・アナ
    リシス・レジスタに印加されることを特徴とする請求項
    1記載の検査方法。
  4. 【請求項4】 前記電子回路の検査に先立ち、前記シグ
    ニチャ・アナリシス・レジスタ(30)に初期値を与え
    るステップをさらに備えたことを特徴とする請求項1記
    載の検査方法。
  5. 【請求項5】 電子装置に応答信号を発生させるために
    該電子装置に入力するための検査信号を発生し、かつ該
    装置の動作を示すシグニチャを生成するように前記応答
    信号を圧縮するシグニチャ・アナリシス・レジスタ(3
    0)、 前記電子装置と前記シグニチャ・アナリシス・レジスタ
    (30)との間に結合されて、所定の期間中は、前記シ
    グニチャ・アナリシス・レジスタ(30)からの検査信
    号が該電子装置に印加され、かつ前記所定の期間以外の
    期間中は、該電子装置に通常供給される入力データが該
    電子装置に供給されるように、該入力データを前記シグ
    ニチャ・アナリシス・レジスタからの検査信号と多重化
    するバイパス・マルチプレクサ手段(34)、 一定の期間中は前記応答信号を通し、前記一定の期間以
    外の期間は前記入力データを通すように、前記の電子装
    置に通常供給される入力データを前記電子装置によって
    生成される応答信号と共に多重化する帰還マルチプレク
    サ手段(26)、 前記帰還マルチプレクサ手段と前記シグニチャ・アナリ
    シス・レジスタとの間に結合されて、前記応答信号の最
    初の信号の伝送が前記シグニチャ・アナリシス・レジス
    タに到達するのを所定の期間だけ遅らせる阻止手段(2
    8)、および前記のシグニチャ・アナリシス・レジス
    タ、期間マルチプレクサ手段、バイパス・マルチプレク
    サ手段、および阻止手段を制御するコントローラ手段
    (32)を備え、 電子装置を検査するために当該電子装置に挿入されるこ
    とを特徴とする内蔵自己検査回路。
  6. 【請求項6】 前記コントローラ手段がカウンタからな
    ることを特徴とする請求項5記載の内蔵自己検査回路。
  7. 【請求項7】 前記電子装置がn個の別個のデータ入力
    を有し、前記シグニチャ・アナリシス・レジスタがnチ
    ャネルからなり、さらに前記の各チャネルが、 第1の入力および第2の入力を有するマルチプレクサ
    (26)、 前記マルチプレクサによって与えられる信号にしたがっ
    て出力信号を生成し、該出力信号が前記マルチプレクサ
    の第1の入力に供給されるようなフリップ・フロップ
    (48)、および前記マルチプレクサの第2の入力に結
    合された出力、前記電子装置のn個のデータ入力の1つ
    1つに結合された第1の入力、およびn−1番目のチャ
    ネルに関係付けられたフリップ・フロップの出力の結合
    された第2の入力を有する排他的ORゲート(40)を
    備えたことを特徴とする請求項5記載の内蔵自己検査回
    路。
  8. 【請求項8】 前記帰還マルチプレクサ手段が、n個の
    別々のマルチプレクサ(26)からなり、前記n個のマ
    ルチプレクサのそれぞれにおいて、第1の入力がデータ
    経路回路へのn個のデータ入力の1つ1つに結合され、
    かつ第2の入力に前記電子装置の出力が供給されること
    を特徴とする請求項7記載の内蔵自己検査回路。
  9. 【請求項9】 前記阻止手段が、n個の別々のANDゲ
    ート(36)からなり、各ANDゲートにおいて、第1
    の入力に前記n個の帰還マルチプレクサの1つ1つの出
    力が供給され、かつ第2の入力には前記コントローラ手
    段から制御信号が供給されることを特徴とする請求項5
    記載の内蔵自己検査回路。
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Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2670299B1 (fr) * 1990-12-07 1993-01-22 Thomson Composants Militaires Circuit integre avec controleur de test peripherique.
US5309447A (en) * 1991-06-03 1994-05-03 At&T Bell Laboratories Space compression technique for pseudo-exhaustive self-testing of digital electronic circuits
US5528610A (en) * 1992-04-30 1996-06-18 Hughes Aircraft Company Boundary test cell with self masking capability
US5617531A (en) * 1993-11-02 1997-04-01 Motorola, Inc. Data Processor having a built-in internal self test controller for testing a plurality of memories internal to the data processor
US5568492A (en) * 1994-06-06 1996-10-22 Motorola, Inc. Circuit and method of JTAG testing multichip modules
US5592493A (en) * 1994-09-13 1997-01-07 Motorola Inc. Serial scan chain architecture for a data processing system and method of operation
US5802073A (en) * 1994-09-23 1998-09-01 Vlsi Technology, Inc. Built-in self test functional system block for UTOPIA interface
US5748497A (en) * 1994-10-31 1998-05-05 Texas Instruments Incorporated System and method for improving fault coverage of an electric circuit
US5592077A (en) * 1995-02-13 1997-01-07 Cirrus Logic, Inc. Circuits, systems and methods for testing ASIC and RAM memory devices
US5737340A (en) * 1996-07-01 1998-04-07 Mentor Graphics Corporation Multi-phase test point insertion for built-in self test of integrated circuits
US5701308A (en) * 1996-10-29 1997-12-23 Lockheed Martin Corporation Fast bist architecture with flexible standard interface
SE512916C2 (sv) * 1998-07-16 2000-06-05 Ericsson Telefon Ab L M Metod och anordning för feldetektering i digitalt system
DE19832307C2 (de) * 1998-07-17 2000-09-21 Siemens Ag Integrierte Schaltung mit einer Selbsttesteinrichtung
US6181004B1 (en) 1999-01-22 2001-01-30 Jerry D. Koontz Digital signal processing assembly and test method
US6624405B1 (en) * 1999-04-19 2003-09-23 Capella Microsystems, Inc. BIST for testing a current-voltage conversion amplifier
US6229465B1 (en) 1999-04-30 2001-05-08 International Business Machines Corporation Built in self test method and structure for analog to digital converter
KR100364755B1 (ko) * 1999-12-20 2002-12-16 엘지전자 주식회사 칩 테스트 장치
US8176296B2 (en) 2000-10-26 2012-05-08 Cypress Semiconductor Corporation Programmable microcontroller architecture
US7765095B1 (en) 2000-10-26 2010-07-27 Cypress Semiconductor Corporation Conditional branching in an in-circuit emulation system
US7127630B1 (en) * 2000-10-26 2006-10-24 Cypress Semiconductor Corp. Method for entering circuit test mode
US6724220B1 (en) 2000-10-26 2004-04-20 Cyress Semiconductor Corporation Programmable microcontroller architecture (mixed analog/digital)
US8149048B1 (en) 2000-10-26 2012-04-03 Cypress Semiconductor Corporation Apparatus and method for programmable power management in a programmable analog circuit block
US8160864B1 (en) 2000-10-26 2012-04-17 Cypress Semiconductor Corporation In-circuit emulator and pod synchronized boot
US8103496B1 (en) 2000-10-26 2012-01-24 Cypress Semicondutor Corporation Breakpoint control in an in-circuit emulation system
US7406674B1 (en) 2001-10-24 2008-07-29 Cypress Semiconductor Corporation Method and apparatus for generating microcontroller configuration information
US8078970B1 (en) 2001-11-09 2011-12-13 Cypress Semiconductor Corporation Graphical user interface with user-selectable list-box
US8042093B1 (en) 2001-11-15 2011-10-18 Cypress Semiconductor Corporation System providing automatic source code generation for personalization and parameterization of user modules
US7844437B1 (en) 2001-11-19 2010-11-30 Cypress Semiconductor Corporation System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit
US7774190B1 (en) 2001-11-19 2010-08-10 Cypress Semiconductor Corporation Sleep and stall in an in-circuit emulation system
US8069405B1 (en) 2001-11-19 2011-11-29 Cypress Semiconductor Corporation User interface for efficiently browsing an electronic document using data-driven tabs
US7770113B1 (en) 2001-11-19 2010-08-03 Cypress Semiconductor Corporation System and method for dynamically generating a configuration datasheet
US6971004B1 (en) 2001-11-19 2005-11-29 Cypress Semiconductor Corp. System and method of dynamically reconfiguring a programmable integrated circuit
US8103497B1 (en) 2002-03-28 2012-01-24 Cypress Semiconductor Corporation External interface for event architecture
US7308608B1 (en) 2002-05-01 2007-12-11 Cypress Semiconductor Corporation Reconfigurable testing system and method
US7761845B1 (en) 2002-09-09 2010-07-20 Cypress Semiconductor Corporation Method for parameterizing a user module
DE10338922B4 (de) * 2003-08-20 2016-07-14 Infineon Technologies Ag Elektrische Diagnoseschaltung sowie Verfahren zum Testen und/oder zur Diagnose einer integrierten Schaltung
US7295049B1 (en) 2004-03-25 2007-11-13 Cypress Semiconductor Corporation Method and circuit for rapid alignment of signals
US8286125B2 (en) 2004-08-13 2012-10-09 Cypress Semiconductor Corporation Model for a hardware device-independent method of defining embedded firmware for programmable systems
US8069436B2 (en) 2004-08-13 2011-11-29 Cypress Semiconductor Corporation Providing hardware independence to automate code generation of processing device firmware
US7332976B1 (en) 2005-02-04 2008-02-19 Cypress Semiconductor Corporation Poly-phase frequency synthesis oscillator
US7400183B1 (en) 2005-05-05 2008-07-15 Cypress Semiconductor Corporation Voltage controlled oscillator delay cell and method
US8089461B2 (en) 2005-06-23 2012-01-03 Cypress Semiconductor Corporation Touch wake for electronic devices
DE102005047159A1 (de) * 2005-09-30 2007-04-12 Infineon Technologies Ag Testsystem zum Testen einer integrierten Hochgeschwindigkeitslogikschaltung und Testverfahren hierfür
US8085067B1 (en) 2005-12-21 2011-12-27 Cypress Semiconductor Corporation Differential-to-single ended signal converter circuit and method
US8067948B2 (en) 2006-03-27 2011-11-29 Cypress Semiconductor Corporation Input/output multiplexer bus
US9564902B2 (en) 2007-04-17 2017-02-07 Cypress Semiconductor Corporation Dynamically configurable and re-configurable data path
US8516025B2 (en) 2007-04-17 2013-08-20 Cypress Semiconductor Corporation Clock driven dynamic datapath chaining
US7737724B2 (en) 2007-04-17 2010-06-15 Cypress Semiconductor Corporation Universal digital block interconnection and channel routing
US8040266B2 (en) 2007-04-17 2011-10-18 Cypress Semiconductor Corporation Programmable sigma-delta analog-to-digital converter
US8130025B2 (en) 2007-04-17 2012-03-06 Cypress Semiconductor Corporation Numerical band gap
US8026739B2 (en) 2007-04-17 2011-09-27 Cypress Semiconductor Corporation System level interconnect with programmable switching
US8092083B2 (en) 2007-04-17 2012-01-10 Cypress Semiconductor Corporation Temperature sensor with digital bandgap
KR100927948B1 (ko) 2007-04-23 2009-11-23 주식회사 유엠하이텍 용가재홈이 구비된 열교환기용 헤더파이프
US8266575B1 (en) 2007-04-25 2012-09-11 Cypress Semiconductor Corporation Systems and methods for dynamically reconfiguring a programmable system on a chip
US8065653B1 (en) 2007-04-25 2011-11-22 Cypress Semiconductor Corporation Configuration of programmable IC design elements
US9720805B1 (en) 2007-04-25 2017-08-01 Cypress Semiconductor Corporation System and method for controlling a target device
US8049569B1 (en) 2007-09-05 2011-11-01 Cypress Semiconductor Corporation Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes
US9448964B2 (en) 2009-05-04 2016-09-20 Cypress Semiconductor Corporation Autonomous control in a programmable system
JP2011075460A (ja) * 2009-09-30 2011-04-14 Toshiba Corp 半導体集積回路
US8819507B2 (en) * 2010-05-10 2014-08-26 Raytheon Company Field programmable gate arrays with built-in self test mechanisms
DE102013214577A1 (de) * 2013-07-25 2015-01-29 Continental Automotive Gmbh überwachung und Diagnose eines Steuergerätes

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4039813A (en) * 1976-04-07 1977-08-02 Sperry Rand Corporation Apparatus and method for diagnosing digital data devices
US4498172A (en) * 1982-07-26 1985-02-05 General Electric Company System for polynomial division self-testing of digital networks
US4513418A (en) * 1982-11-08 1985-04-23 International Business Machines Corporation Simultaneous self-testing system
US4551838A (en) * 1983-06-20 1985-11-05 At&T Bell Laboratories Self-testing digital circuits
GB8432458D0 (en) * 1984-12-21 1985-02-06 Plessey Co Plc Integrated circuits
GB8432533D0 (en) * 1984-12-21 1985-02-06 Plessey Co Plc Integrated circuits
GB8501143D0 (en) * 1985-01-17 1985-02-20 Plessey Co Plc Integrated circuits
DE3682305D1 (de) * 1985-03-23 1991-12-12 Int Computers Ltd Integrierte digitale schaltungen.
US4768196A (en) * 1986-10-28 1988-08-30 Silc Technologies, Inc. Programmable logic array
DE3639577A1 (de) * 1986-11-20 1988-05-26 Siemens Ag Logikbaustein zur erzeugung von ungleich verteilten zufallsmustern fuer integrierte schaltungen
GB2218816B (en) * 1988-05-19 1992-07-29 Plessey Co Plc Improvements in and relating to methods of testing integrated circuits
US5084874A (en) * 1988-09-07 1992-01-28 Texas Instruments Incorporated Enhanced test circuit
US4918378A (en) * 1989-06-12 1990-04-17 Unisys Corporation Method and circuitry for enabling internal test operations in a VLSI chip
US5138619A (en) * 1990-02-15 1992-08-11 National Semiconductor Corporation Built-in self test for integrated circuit memory

Also Published As

Publication number Publication date
EP0510862B1 (en) 1997-07-09
DE69220715D1 (de) 1997-08-14
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US5230000A (en) 1993-07-20
DE69220715T2 (de) 1998-01-29
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