JPH05107320A - 電子回路の検査方法および内蔵自己検査回路 - Google Patents

電子回路の検査方法および内蔵自己検査回路

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JPH05107320A
JPH05107320A JP4086550A JP8655092A JPH05107320A JP H05107320 A JPH05107320 A JP H05107320A JP 4086550 A JP4086550 A JP 4086550A JP 8655092 A JP8655092 A JP 8655092A JP H05107320 A JPH05107320 A JP H05107320A
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Abstract

(57)【要約】 【目的】 集積回路のチップ内部でデータ経路回路１４
の検査を行う。 【構成】 シグニチャ・アナリシス・レジスタ（ＳＡ
Ｒ）３０で検査回路２２を構成する。ＳＡＲにより、デ
ータ経路回路１４へ入力するための検査信号を生成し、
さらに前記検査信号の受信に続いてデータ経路回路によ
って生成される応答信号を圧縮する。阻止回路２８によ
り、前記応答信号の最初の信号がＳＡＲ３０により受信
されるのを、ＳＡＲからの検査信号がデータ経路回路１
４の全体に伝わるまで阻止する。検査以外の期間中は検
査回路２２を迂回できるように、バイパス・マルチプレ
クサ３４により、ＳＡＲ３０によって生成される検査信
号をデータ経路回路１２に通常供給される入力データと
共に多重化する。帰還マルチプレクサ２６も備えて、デ
ータ経路回路１２の出力データをデータ経路回路１２に
よって受信される入力データと共に多重化し、回路基板
上で接続された集積回路１０も検査できるようにする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路等の装置の自
己検査を可能とするために電子装置の入力部分に挿入す
る検査回路に関する。
【０００２】
【従来の技術】集積回路の製造業者の間には、性能の水
準を高め機能性を増すために単一のチップ上の回路数を
増やす傾向が一般にある。集積回路の密度が高くなるに
つれて、従来の技術によってそのような集積回路を検査
することがますます困難になってきた。この困難を解決
するために、自己検査用の回路によって集積回路を再構
成することによって集積回路の内蔵自己検査を実現する
べく多くの努力が払われた。
【０００３】これまで、内蔵論理ブロック・オブザーバ
および循環型内蔵自己検査を含む内蔵自己検査（ＢＩＳ
Ｔ = built-in self-test）回路の種類が知られてい
る。これらの方法には、欠点がないわけではない。１つ
の重大な欠点は、現在のＢＩＳＴ回路が障害診断率（可
能な障害全体の中の診断できる割合として定義される）
とオーバーヘッド・ペナルティ（集積回路のＢＩＳＴ回
路に充てなければならない領域全体の割合として定義さ
れる）との間でしばしば妥協が必要なことである。明ら
かに、集積回路においてＢＩＳＴ回路に充てなければな
らない領域が多くなるほど、チップの正規または本来の
機能を実施するために利用できる領域は少なくなる。こ
のため、例えば全チップ面積の約２０％以上の高いオー
バーヘッド・パナルティを課すようなＢＩＳＴ回路は、
仮にそれが高い障害診断率を達成するものでも、不利で
ある。
【０００４】現在のＢＩＳＴ回路のもう１つの欠点は、
その回路が組み込まれた集積回路以外も検査する能力を
与えるものが少ないことである。現在のＢＩＳＴ回路が
回路基板での検査またはシステム・レベルでの検査を果
たす柔軟性に欠けているため、しばしば検査中に非効率
的になる。
【０００５】
【発明が解決しようとする課題】従って、装置の内部に
組み込むために上に列挙した欠点を克服したＢＩＳＴ回
路を与えることである。
【０００６】
【課題を解決するための手段】電子装置（例えば集積回
路）の内部の回路を検査する技術を本発明の好ましい実
施例によって開示する。このような検査は、まず電子装
置内部の多入力シグニチャ・アナリシス・レジスタ（Ｓ
ＲＡ）からの検査信号を多重化することによって実行さ
れる。ただし、この電子装置の内部では、普通、選択さ
れた期間中にＳＲＡから検査データが検査中の回路に供
給されるように、入力データが検査中の回路に向けられ
る。最初の応答信号は、検査中の回路と共に多重化さ
れ、応答信号または入力データ（これは、他の装置から
の応答信号の形をとる場合がある）の何れかがＳＡＲに
帰還できるようになる。ＳＡＲに供給される最初の応答
信号が、前の検査信号の発生に続く所定の期間、ＳＡＲ
に入るのを阻止することにより、ＳＡＲによって生成さ
れた最初の検査信号が検査中の回路全体を伝わるのに十
分な時間を与える。
【０００７】遅延期間の後、多入力ＳＡＲに供給される
最初の応答信号をその前の内容（これは、最初、動作の
初期にＳＡＲに書き込まれる種種の値をとる場合があ
る）と共に圧縮（論理的に結合）する。これ以降、多入
力ＳＡＲにクロックが与えられる度に、ＳＡＲは別の検
査信号を生成し、次に、これが原因となって別の応答信
号が検査中の回路によって生成される。続いて生成され
る各応答信号は、ＳＡＲの内容との圧縮のために阻止す
ることなく多入力ＳＡＲに再び供給される。この過程
は、多入力ＳＡＲの内容（即ち、そのシグニチャ）と障
害のない回路に対して得られるシグニチャとの間で比較
を行った時から所定の数のサイクルに対して繰り返され
る。ＳＡＲからの実際のシグニチャと障害のない状態に
対して得られるシグニチャとを比較することによって、
検査中の回路の中の障害を発見する。さらに、検査デー
タを検査中の回路への入力データと多重化することによ
り、そして、応答信号をそのような入力データと多重化
することによって、複数の検査中の相互接続された回路
を１つのシステムとして検査することができる。
【０００８】
【実施例】図１に、データ経路回路１２および制御回路
１４からなるＶＬＳＩ（極大規模集積回路）１０の略ブ
ロック図を示す。データ経路回路１２は、一般に論理ゲ
ート、マルチプレクサ、および加算器などの複数の回路
要素（図示せず）からなり、図３のデータ線１６iによ
って表されるような複数の個々のデータ線からなる入力
バス１６上の入力データが供給される。データ経路回路
１２は、一般に論理ゲート、フリップ・フロップおよび
（または）データ記憶要素（図示せず）からなる制御回
路１４からの制御信号に応じて入力バス１６上で受信さ
れたデータを操作して、出力バス１８に出力データを与
える。制御回路１４からデータ経路回路１２に供給され
る制御信号は、外部のシステム（図示せず）から制御バ
ス２０を介して受信される入力コマンドに従って制御回
路によって生成される。制御バス２０が双方向であるた
め、外部システムは制御回路１４からステータス情報を
受信することができる。
【０００９】本発明によれば、内蔵自己検査回路２２
（図２および３に関して分かりやすく説明する）が、少
なくともその一部が入力バス１６とデータ経路回路１２
との間に置かれるように集積回路１０の中に組み込まれ
る。以下においてさらに詳細に説明するように、ＢＩＳ
Ｔ回路２２は、データ経路回路１２に検査信号を供給す
ることによって、さらにデータ経路回路から複数の帰還
データ線２４を通してＢＩＳＴ回路に帰還される応答信
号を圧縮することによって、データ経路回路の検査に役
立つ。
【００１０】図２において、ＢＩＳＴ回路２２には、複
数の帰還マルチプレクサ２６を備え、各マルチプレクサ
は、帰還データ線２４の１つ１つに結合された第１の入
力、および図１のデータ・バス１６i（図３参照）の入
力データ線の１つ１つに結合された第２の入力を有す
る。帰還マルチプレクサ２６の各々は、制御回路１４か
らの制御信号に応答し、その信号の状態によって、帰還
データ線２４から受信した信号またはデータ・バス１６
上で受信した信号の何れかを、その出力に渡す。以下に
おいて分かるように、各帰還マルチプレクサ２６は、入
力バス１６と図１のデータ経路回路１２との間に置かな
ければならない。
【００１１】各帰還マルチプレクサ２６の出力は、阻止
回路２８の入力の集合の１つ１つに供給される。阻止回
路２８の各出力は、多入力シグニチャ・アナリシス・レ
ジスタ（ＳＡＲ）３０（一般に、図３に関する説明のよ
うに再構成された線形帰還シフト・レジスタである）の
入力の集合の１つ１つに結合される。阻止回路２８（図
３においてさらに詳細に説明する）は、一般にカウンタ
からなるＢＩＳＴコントローラ３２から受信される制御
信号に応じて、各帰還マルチプレクサ２６の出力信号が
多入力ＳＡＲ３０の対応する入力において受信されるの
を防ぐように作用する。阻止回路２８およびＳＡＲ３０
は、共に入力バス１６とデータ経路回路１２との間に置
かれるように示してあるが、このように配置する必要は
なく、他の何れかに配置することも可能である。
【００１２】ＳＡＲ３０は、２つの異なる機能を果た
す。第１に、複数の検査信号を連続的に生成することで
ある。各信号列における各信号がクロック信号（図示せ
ず）に応じてＳＡＲ３０によって生成され、複数のバイ
パス・マルチプレクサ３４の１つ１つの第１の入力に供
給される。各マルチプレクサ３４の第２の入力は、デー
タ・バス１６の対応する線１６i（図３参照）に結合さ
れている。各バイパス・マルチプレクサ３４は、ＳＡＲ
３０からの検査信号またはデータ・バス１６の対応する
線からのデータの何れかを図１のデータ経路回路１２に
選択的に渡すように、ＢＩＳＴコントローラ３２によっ
て制御される。
【００１３】ＳＡＲ３０は、検査信号を生成するほか、
ＳＡＲに帰還される検査信号の受信に続いて、データ経
路回路１２によって生成される応答信号を圧縮する（即
ち、論理的に結合する）ように働く。ＳＡＲ３０による
応答信号の圧縮により、データ経路回路１２の動作、即
ちデータ経路回路に障害があるか否か、を反映するシグ
ニチャ（即ち、ＳＡＲの内容を表すビット・パタン）が
与えられる。検査中にＳＡＲ３０に供給される応答信号
の圧縮の結果得られるＳＡＲのシグニチャを障害のない
シグニチャ、即ち障害がないときに得られるシグニチャ
と比較することによって、データ経路回路における障害
の有無を検出することができる。
【００１４】阻止回路２８および多入力ＳＡＲ３０は、
共に複数の個々の信号を受信するが、個々の信号の数
は、図１のデータ・バス１６の個々のデータ線１６iの
数に相当する。実際に、阻止回路２８および多入力ＳＡ
Ｒ３０は、双方とも、データ線１６iの１つ１つにそれ
ぞれ対応する複数の個々のチャネルからなると見ること
ができる。阻止回路２８の典型的なチャネル２８iおよ
び３０iならびにＳＡＲ３０をそれぞれ図３に示す。阻
止回路の各チャネル２８iは、ＡＮＤゲート３６からな
り、そのゲートの第１の入力には、帰還マルチプレクサ
２６の対応するマルチプレクサの出力信号が、直接、ま
たはタイミングを取るためにゲートと帰還マルチプレク
サとの間に置かれるオプションのフリップ・フロップ３
８（波線で示す）を介して供給される。ＡＮＤゲートの
第２の入力には、図２のＢＩＳＴコントローラ２８から
第１の制御信号Ｂ０が供給される。制御信号Ｂ０が論理
的に「low」またはゼロ・レベルである間は、帰還マル
チプレクサ２６の出力信号（フリップ・フロップ３８を
通して渡されるような信号があれば、この信号）がＳＡ
Ｒ３０のチャネル３０iに渡ることがＡＮＤゲートによ
って阻止される。信号Ｂ０が一度論理的に「high」また
は１のレベルになると、ＡＮＤゲート３６は、帰還マル
チプレクサ２６からの信号をＳＡＲのチャネル３０iに
通す。
【００１５】ＳＡＲのチャネル３０iは、排他的論理和
（ＸＯＲ）ゲート４０からなり、その第１の入力には、
対応する阻止回路チャネル２８iのＡＮＤゲート３６の
出力が、直接、またはタイミングを取るために準備され
る場合があるオプションのフリップ・フロップ４２（波
線で示す）を通して供給される。ＸＯＲゲート４０への
第２の入力には、前のＳＡＲチャネル３０i-1の出力信
号が供給される。ＸＯＲゲート４０の出力は、マルチプ
レクサ４４の第１の入力に結合され、その第２の入力に
は、もう１つのマルチプレクサ４６の出力が供給され、
このマルチプレクサの第１の入力は、初期値をＳＡＲに
種蒔きするためにＳＡＲチャネル３０iに入力するべく
データを書き込む先の「ライト・データ」バス４７に結
合されている。マルチプレクサ４６は、図１のＢＩＳＴ
コントローラ３２からの制御信号Ｂ０によって制御され
る。制御信号Ｂ０の状態に基づいて、マルチプレクサ４
６は、その２つの入力の選択された方から入力信号を出
力に通す。
【００１６】マルチプレクサ４４の出力は、フリップ・
フロップ４８に供給され、このフリップ・フロップの出
力はマルチプレクサ４６の第２の入力に帰還される。ま
た、フリップ・フロップ４８は、バイパス・マルチプレ
クサ３４の入力の１つも駆動する。各バイパス・マルチ
プレクサ３４を図２との関連で、図１のデータ経路回路
１２の別個の入力を直接駆動するように説明してきた
が、そこに供給される信号のタイミングを取るためには
バイパス・マルチプレクサとデータ経路回路との間にフ
リップ・フロップ５０（波線で示す）を置く方が望まし
い。マルチプレクサ４４のほかバイパス・マルチプレク
サ３４も、図２のＢＩＳＴコントローラ３２によって生
成される制御信号Ｂ１によって制御される。マルチプレ
クサ４４および３４の各々は、制御信号Ｂ１の状態によ
って、その２つの入力のうちの選択された方の信号を出
力に通す。
【００１７】フリップ・フロップ４８は、バイパス・マ
ルチプレクサ３４およびマルチプレクサ４６の両方に信
号を与えるほか、その出力信号をマルチプレクサ５２の
第１の入力に供給する。マルチプレクサ５２は、「リー
ド・マルチプレクサ」と称するが、この第２の入力は、
データ経路回路１２および（または）出力のためにデー
タを記憶する制御回路１４の中の１つ以上のレジスタ
（図示せず）に結合される。リード・マルチプレクサ５
２は、マルチプレクサにより受信される制御信号（図示
せず）に応じて、フリップ・フロップ４８から受信され
る信号、または（共に図１の）データ経路回路１２もし
くは制御回路１４からの出力信号の何れかを選択的に出
力する。このようにして、リード・マルチプレクサ５２
により、ＳＡＲ３０iのフリップ・フロップの内容を読
むことが許可される。
【００１８】図１のＢＩＳＴ回路２２の動作を既に簡単
に説明したが、図３との関連でさらに詳細に説明する。
図２の回路１０の動作が通常（検査でない）モードの
間、図３の各バイパス・マルチプレクサ３４への制御信
号Ｂ１は、対応するデータ線１６i（図３参照）上のデ
ータ（マルチプレクサの第１の入力で受信される）が図
２のデータ経路回路１２に渡されるような状態である。
このように、ＢＩＳＴ回路２２は、効率的にバイパスさ
れる。ＢＩＳＴ回路２２はバイパスされたままである
が、各ＳＡＲチャネル３０iの内部のフリップ・フロッ
プ４８は、マルチプレクサ４６を通して適切なデータ・
ビットを入れることによって書き込むことができる。こ
のようにして、図２のＳＡＲ３０に初期検査値を与える
ことができる。また、この期間中に、各ＳＡＲチャネル
３０iのフリップ・フロップ４８をリード・マルチプレ
クサ５２を介して読むことができる。
【００１９】図１の回路１０の「自己検査」モードに入
ることは、図２の制御回路１４から図２のＢＩＳＴ回路
３２へ「ＢＩＳＴ開始」を入れることによって開始され
る。これに応じて、ＢＩＳＴコントローラ３２は、最初
は、データが対応するＳＡＲチャネル３０iに渡ること
を阻止回路チャネル２８iの図３のＡＮＤゲートが阻止
するような状態の制御信号Ｂ０を生成する。さらに、こ
の時、図２のＢＩＳＴコントローラ３２のＢ１信号は、
各バイパス・マルチプレクサ３４が、対応する帰還マル
チプレクサ２６からの信号を通す代わりに、フリップ・
フロップ４８（これには適切な値がロードされている）
からの出力信号を図２のデータ経路回路１２に通すよう
なレベルにある。
【００２０】データ経路回路１２は、ＳＡＲ３０から最
初の検査信号を受信すると、帰還データ線２４を通して
ＢＩＳＴ回路２２に帰還される最初の応答信号を直ちに
生成する。最初の応答信号は、ＳＡＲ３０によって直ち
に受信されるわけではない。むしろ、Ｂ０制御信号が、
図３のそれぞれ対応する阻止回路チャネル２８iの内部
のＡＮＤゲート３６がそれによって受信された最初の応
答信号を所定の期間だけ阻止するようなレベルに維持さ
れる。この遅延期間を十分長くすることによって検査信
号が図２のデータ経路回路１２を初期化できるように
し、この回路が既知のデータを各帰還マルチプレクサ２
６への入力に返すようにする。一般に、この遅延期間の
長さは、図２のデータ経路回路１２における最長経路の
遅延期間と少なくとも同じになるように選択する。
【００２１】図２のＢＩＳＴコントローラ３２が制御信
号Ｂ０の状態を変化させるのは、所定の遅延期間の後に
限られる。一度、制御信号Ｂ０が状態を変えると、図３
の各阻止回路チャネル２８iは、図２のデータ経路回路
１２からの対応する応答信号ビットが前のＳＡＲチャネ
ルの応答信号ビットとの圧縮のためにＳＡＲチャネル３
０iに入るのを許可する。圧縮に続いて、図２のＢＩＳ
Ｔコントローラ３２が、制御信号Ｂ１の状態を変化さ
せ、結果的に、各ＳＡＲチャネル３０iの各マルチプレ
クサ４８が、ここで検査信号をデータ経路回路１２に出
力する。ＳＡＲ３０から以降生成される各検査信号に応
じて、図１のデータ経路回路１２が、さらに応答信号を
生成する。最初の応答信号に続いて生成される各応答信
号は、阻止されることなくＳＡＲ３０に直接供給され
る。
【００２２】次のステップ、即ち（ａ）データ経路回路
１２への検査信号の出力、および（ｂ）データ経路回路
１２からの応答信号の圧縮が、図１の集積回路１０の中
の全体的なクロック（図示せず）によって生成されるよ
うな所定数のクロック信号の期間に繰り返される。図１
のデータ経路回路１２が１つ以上の障害を含む場合、圧
縮後に結果的に得られるＳＡＲ３０のシグニチャ（即ち
内容）は、誤りのない検査シーケンスに対応するシグニ
チャから逸脱することになる。データ経路回路１２に連
続的に印加される各検査信号は、前の検査信号の受信に
続いてデータ経路回路１２によって生成される応答信号
から得るので、ＳＡＲ３０に最初に種蒔きされた検査信
号の集合を変更することは、結果的に得られる応答信号
に影響を及ぼす。これにより、最高の障害診断率を与え
る１つ以上の種値を設定する可能性が与えられる。
【００２３】図２のＢＩＳＴ回路により異なる水準の検
査能力が与えられる。複数の図１の集積回路１０（回路
基板５３に収容され、各集積回路が図２のＢＩＳＴ回路
２２を含む）を図４に示す。図４の各集積回路１０の内
部の図２のＢＩＳＴ回路２２においてその「帰還」機能
が（帰還の記号５４によって示したように）活性化さ
れ、各集積回路からの出力データが検査中にその入力に
戻されるようになると、各集積回路は、それ自体を個別
に検査する。図５を参照すると、第１の集積回路１０
は、基板上の他の集積回路の各々を駆動する（にデータ
を供給する）が、この集積回路に帰還記号５４があるこ
とによって示されるようにこの集積回路の帰還機能が活
性化されるようにすることによって、集積回路１０どお
しの間の接続を含め回路基板５３の全体を検査すること
ができる。このようにして、駆動側の集積回路１０から
の検査信号は、回路基板上の後続の集積回路の各々を通
って障害の点まで伝わる。
【００２４】障害が発見されると、図６に示したように
後続の２つ以上の集積回路１０のクラスタを選んでそれ
らの集積回路の各々の帰還機能を活性化することによっ
て、その障害の位置を特定することができる。障害が集
積回路１０の対の間の接続経路の中にある場合、そのよ
うな障害を孤立させるように各集積回路内部で帰還マル
チプレクサ２６へのデータを適切にグループ分けする
（図２および３参照）ことによって、障害の解を得るこ
とができる。この相互接続の障害を検出する方法は、バ
ックプレーン（図示せず）によって接続された２つの回
路基板の間の相互接続の障害検出に容易に拡張すること
ができる。
【００２５】ＢＩＳＴ回路２２の明瞭な利点は、この回
路のチップ面積の占有率が従来の回路のそれよりはるか
に小さいことである。図３のマルチプレクサ２６、３
４、４４、４６および５２ならびにＸＯＲゲート４０の
各々が、３つの個々の論理ゲート（ＡＮＤ、ＯＲ、ＮＯ
ＲまたはＮＡＮＤ）（図示せず）によって等価的に表わ
され、かつフリップ・フロップ３８、４２、４８および
５０の各々が、５つの個々の論理ゲート（図示せず）の
等価回路によって表されると仮定すると、データ線１６
i毎に追加される等価ゲートの総数（Ｇdp）は、３９で
ある。必要な制御を備えるために値Ｇdpに同等の数のゲ
ートを加える場合でも、データ経路あたりの等価ゲート
の最大数は５１にしか増加せず、これでも比較的低い値
である。
【００２６】以上は、検査回路２２内部のシグニチャ・
アナリシス・レジスタ３０によって検査信号を生成し、
さらにその検査信号に応じて集積回路１０によって生成
される応答信号をシグニチャ・アドレス・レジスタにお
いて圧縮することによって、集積回路の少なくとも一部
を検査するために集積回路に含めるための検査回路の開
示である。
【００２７】以上の説明は、本発明の一実施例に関する
もので、この技術分野の当業者であれば、本発明の種々
の変形例が考えられるが、それらはいずれも本発明の技
術的範囲に包含される。
【００２８】尚、特許請求の範囲に記載した参照番号
は、発明の容易なる理解のためで、その技術的範囲を制
限するように解釈されるべきではない。
【００２９】
【発明の効果】以上述べたように、本発明によれば、比
較的小さいチップ占有率で集積回路に内蔵された検査回
路によって集積回路またはその実装回路を検査すること
ができる。
【図面の簡単な説明】
【図１】本発明による内蔵自己検査（ＢＩＳＴ）回路が
埋め込まれた集積回路の略ブロック図である。
【図２】図１のＢＩＳＴ回路の略ブロック図である。
【図３】図２のＢＩＳＴ回路の単一のデータ線に関係付
けられた部分を示す図である。
【図４】各集積回路がそれ自体の検査のみを行うという
条件に対する図１に示した種類の複数の集積回路のブロ
ック図である。
【図５】図１の単一回路がそのような複数の他の回路を
診断するように動作する条件を示す図である。
【図６】図１の回路の各対がこれらの間の相互接続を検
査するように動作できる条件を示す図である。
【符号の説明】
１０ 集積回路 １２ データ経路回路 １４ 制御回路 ２２ 内蔵検査回路 ２６ 帰還マルチプレクサ ２８ 阻止回路 ３０ シグニチャ・アナリシス・レジスタ ３２ ＢＩＳＴコントローラ ３４ バイパス・マルチプレクサ ５２ リード・マルチプレクサ ５３ 回路基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケニス デビツド モジンゴ アメリカ合衆国 60560 イリノイ ヨ− クヴイル、ミンクラ− ロ−ド 6650 シ イ− (72)発明者 チヤ−ルス ユ−ジ−ン ストラウド アメリカ合衆国 60542 イリノイ ノ− ス オウロラ、リンカ−ンウエイ 375 エヌ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）所定の期間中は、検査されるべ
    き電子回路（１０）が該電子回路の正常動作時の既知の
    状態の応答信号を生成するようにシグニチャ・アナリシ
    ス・レジスタ（３０）からの検査信号が当該電子回路に
    印加され、かつ前記所定の期間以外の期間中は、該電子
    回路に通常供給される入力データが該電子回路に供給さ
    れるように、該電子回路に通常供給される入力データを
    少なくとも１つの前記検査信号と多重化するステップ、 （ｂ）各応答信号を遅延回路（２８）を介して前記シグ
    ニチャ・アナリシス・レジスタに供給するステップ、 （ｃ）前記遅延回路（２８）において、前記応答信号の
    最初の信号を前記シグニチャ・アナリシス・レジスタ
    （３０）に渡す前に遅らせるステップ、 （ｄ）前記シグニチャ・アナリシス・レジスタにおい
    て、圧縮された応答信号の状態を表すシグニチャを与え
    るために、連続する各応答信号を前にシグニチャ・アナ
    リシス・レジスタに印加された応答信号と共に圧縮する
    ステップ、 （ｅ）ステップ（ａ）、（ｂ）および（ｃ）を規定の回
    数だけ繰り返すステップ、および （ｆ）障害が存在するか否かを検査するために、前記の
    圧縮された応答信号の前記シグニチャを障害のない状態
    を表すシグニチャと比較するステップを備え、入力デー
    タが通常供給される電子回路（１０）を検査することを
    特徴とする電子回路の検査方法。
  2. 【請求項２】 前記シグニチャ・アナリシス・レジスタ
    （３０）に印加される応答信号を電子（集積）回路（１
    ０）に供給される入力データと共に多重化するステップ
    をさらに備えたことを特徴とする請求項１記載の検査方
    法。
  3. 【請求項３】 前記の最初の応答信号が、前記検査信号
    が検査中の電子回路（１０）全体を巡るのに必要な期間
    に少なくとも匹敵する期間の後に前記シグニチャ・アナ
    リシス・レジスタに印加されることを特徴とする請求項
    １記載の検査方法。
  4. 【請求項４】 前記電子回路の検査に先立ち、前記シグ
    ニチャ・アナリシス・レジスタ（３０）に初期値を与え
    るステップをさらに備えたことを特徴とする請求項１記
    載の検査方法。
  5. 【請求項５】 電子装置に応答信号を発生させるために
    該電子装置に入力するための検査信号を発生し、かつ該
    装置の動作を示すシグニチャを生成するように前記応答
    信号を圧縮するシグニチャ・アナリシス・レジスタ（３
    ０）、 前記電子装置と前記シグニチャ・アナリシス・レジスタ
    （３０）との間に結合されて、所定の期間中は、前記シ
    グニチャ・アナリシス・レジスタ（３０）からの検査信
    号が該電子装置に印加され、かつ前記所定の期間以外の
    期間中は、該電子装置に通常供給される入力データが該
    電子装置に供給されるように、該入力データを前記シグ
    ニチャ・アナリシス・レジスタからの検査信号と多重化
    するバイパス・マルチプレクサ手段（３４）、 一定の期間中は前記応答信号を通し、前記一定の期間以
    外の期間は前記入力データを通すように、前記の電子装
    置に通常供給される入力データを前記電子装置によって
    生成される応答信号と共に多重化する帰還マルチプレク
    サ手段（２６）、 前記帰還マルチプレクサ手段と前記シグニチャ・アナリ
    シス・レジスタとの間に結合されて、前記応答信号の最
    初の信号の伝送が前記シグニチャ・アナリシス・レジス
    タに到達するのを所定の期間だけ遅らせる阻止手段（２
    ８）、および前記のシグニチャ・アナリシス・レジス
    タ、期間マルチプレクサ手段、バイパス・マルチプレク
    サ手段、および阻止手段を制御するコントローラ手段
    （３２）を備え、 電子装置を検査するために当該電子装置に挿入されるこ
    とを特徴とする内蔵自己検査回路。
  6. 【請求項６】 前記コントローラ手段がカウンタからな
    ることを特徴とする請求項５記載の内蔵自己検査回路。
  7. 【請求項７】 前記電子装置がｎ個の別個のデータ入力
    を有し、前記シグニチャ・アナリシス・レジスタがｎチ
    ャネルからなり、さらに前記の各チャネルが、 第１の入力および第２の入力を有するマルチプレクサ
    （２６）、 前記マルチプレクサによって与えられる信号にしたがっ
    て出力信号を生成し、該出力信号が前記マルチプレクサ
    の第１の入力に供給されるようなフリップ・フロップ
    （４８）、および前記マルチプレクサの第２の入力に結
    合された出力、前記電子装置のｎ個のデータ入力の１つ
    １つに結合された第１の入力、およびｎ−１番目のチャ
    ネルに関係付けられたフリップ・フロップの出力の結合
    された第２の入力を有する排他的ＯＲゲート（４０）を
    備えたことを特徴とする請求項５記載の内蔵自己検査回
    路。
  8. 【請求項８】 前記帰還マルチプレクサ手段が、ｎ個の
    別々のマルチプレクサ（２６）からなり、前記ｎ個のマ
    ルチプレクサのそれぞれにおいて、第１の入力がデータ
    経路回路へのｎ個のデータ入力の１つ１つに結合され、
    かつ第２の入力に前記電子装置の出力が供給されること
    を特徴とする請求項７記載の内蔵自己検査回路。
  9. 【請求項９】 前記阻止手段が、ｎ個の別々のＡＮＤゲ
    ート（３６）からなり、各ＡＮＤゲートにおいて、第１
    の入力に前記ｎ個の帰還マルチプレクサの１つ１つの出
    力が供給され、かつ第２の入力には前記コントローラ手
    段から制御信号が供給されることを特徴とする請求項５
    記載の内蔵自己検査回路。
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