SE512916C2 - Metod och anordning för feldetektering i digitalt system - Google Patents

Description

20 25 512 916 2 ma arbete och deras utdata jämförs eller väljs. Detta angreppssätt används t.ex. för logiska delar i feltoleranta datorer, dvs. för processorerna. Detta angreppssätt är mycket effektivt i att hitta fel, men det inbegriper stora kostnader för den dubbla ma- skinvaran, och är därför inte ekonomiskt användbar i allmänna tillämpningar.

För det andra, en uppsättning av maskinvara används, men den inbegriper viss re- dundant information som kan användas för att bestämma att detta är en felaktig en- het. Detta kan utföras genom t.ex. paritet eller kontrollsummor. Detta används ty- piskt sett för minnen i datorer, men är inte så passande för logiska delar.

Det tredje angreppssättet grundar sig på självtester inbyggda i maskinvara (BlST) (eng. built-in self test). En BlST-realisering i maskinvara grundar sig på tre delar, en teststyrenhet, en testmönstergenerator och en utgångssvarsanalysator. Vanligen är BIST-tester destruktiva och är alltså inte möjliga att använda såsom bakgrundstes- ter. BlST-tester kan endast utföras när det innevarande tillståndet för den enhet som ska kontrolleras kan kastas bort, dvs. de kan i allmänhet endast användas när sy- stemet tillfälligt stängts av. Vidare bestäms de möjliga testerna av BlST- utformningen, och modifierade eller deltester, vilka inte finns realiserade från början är svåra att realisera. Att integrera BlST på kortnivå ger en utmärkt feldetektering och det kan göras genom att använda mycket begränsade maskinvaruresurser. I de flesta fall är detta emellertid inte möjligt att använda, eftersom denna typ av BlST inte stöds av många standardkomponenter. l allmänhet har BlST en bra observer- barhet, men en ganska dålig styrbarhet för att köra deltester på ett chip. BlST be- gränsas också till funktioner inom en krets, och tester för kommunikation mellan oli- ka kretsar eller utbytbara insticksenheter kan vara svåra.

I det fjärde angreppssättet realiseras feldetektering som självtester i mjukvara. Pro- cessorn exekverar ett program som sysselsätter maskinvaran och läser information från register och jämför med ett förväntat resultat som kodats in i programmet. Den extra maskinvaran som behövs är mycket begränsad. l allmänhet, behövs endast det extra minnesutrymmet för att lagra programmet. Feldetektering av en hög kvali- tet kan emellertid vara svår att åstadkomma, i synnerhet eftersom utvecklingen av 10 20 25 30 512 9_16 3 feldetekteríngsmjukvara är omfångsrik, eftersom den måste utformas speciellt för varje krets. Antalet, och placeringen av, noder, därtestningens resultat kan kontroll- eras är normalt ganska begränsad. Felpositionen är därför ofta svår att hitta. Dess- utom, är det inte möjligt att lokalisera fel när signaler skickas över till andra utbytbara insticksenheter utan speciellt maskinvarustöd. I allmänhet, är självtester i mjulwara lätt styrbara, men observerbarheten är normalt begränsad.

Gemensamt för alla de ovanstående förfarandena är att de normalt endast kontrolle- rar det slutliga resultatet av en testkörning. Fel som består av signalfördröjningar, är inte så sannolika att bli detekterade av de flesta av de ovanstående förfarandena.

Många komplexa digitala system, såsom telefonväxlar, är känsliga för tidsfördröj- ningar. l telefonstyrsystem förnimmer användarna lätt en tidsfördröjning av 0,2 s och de upplevs som en allvarlig stöming. Sådana system måste alltså drivas mer eller mindre kontinuerligt, och avstängningsperioder som är tillgängliga för testning måste begränsas till typiskt mindre än 20 ms. Feldetekteringstester, som verkar som bak- grundstester, måste därför utföras inom en av dessa avstängningsperioder. Hastig- hetskraven för sådana feldetekteringstester är höga, eller testerna måste delas in i deltester. Ingen av de ovan nämnda typerna av feldetekteringsförfaranden är lämpli- ga för sådana tillämpningar.

SAMMANFATTNING AV UPPFINNINGEN Ett syfte med den föreliggande uppfinningen är alltså att tillhandahålla anordningar för digitala system och ett förfarande för att utföra feldetektering i digitala system, vilka uppvisar både en utmärkt styrbarhet och en utmärkt observerbarhet. Ett ytterli- gare syfte med den föreliggande uppfinningen är att tillhandahålla anordningar för digitala system och ett förfarande för att utföra feldetektering i digitala system, vilka är snabba och vilka tillåts köras såsom bakgrundsprocedurer under normal drift, dvs. icke-destruktiva. l0 15 25 512 916 4 De ovanstående syftena åstadkoms av digitala systemenheter enligt de bifogade patentkraven. De digitala systemenheterna är utrustade med en processor, innefat- tande organ för processortillgänglighet, organ för att ställa de logiska enheterna som ska testas till ett förutbestämt tillstånd, organ för exekvering av en stimulusgenere- ring och organ för aktivering av en utgångssvarsanalysator. Utgångssvarsanalysa- torn innefattar organ för insamling av svar från olika noder i systemet, och organ för att skapa signaturer av svarssignalerna. Systemet innefattar vidare organ för verifie- ring av signaturerna och organ för utförande av awikelsesignalering. En föredragen utföringsform innefattar även organ för lagring av processoms innevarande tillstånd, under feldetekteringstestet.

Ett förfarande för utförande av feldetektering beskrivs i de bifogade patentkraven.

Enligt detta förfarande, görs processorn tillgänglig från andra pågående aktiviteter, logikenheterna som ska testas ställs till ett förutbestämt tillstånd, Utgångssvarsana- lysatorn aktiveras och en stimulusgenerering exekveras. Denna styrbarhet av sy- stemet är alltså samlad i processorenheten. Utgångssvarsanalysatorn samlar upp svar på stimulis och skapar signaturer av de uppsamlade svaren. Dessa observer- barhetsrelaterade steg utförs i utgångssvarsanalysatorn. Vidare verifieras signatu- rerna och om ett fel detekteras, uppmärksammas denna avvikelse. Processorns in- nevarande tillstånd lagras företrädesvis innan testproceduren, och återladdas det efter att proceduren har avslutats, varigenom den ursprungliga avbrutna processen kan återstartas. Företrädesvis kan även testproceduren delas in i delar, så att varje del kan köras separat under olika avstängningsperioder.

KORT FlGURBESKRlVN|NG Den föreliggande uppfinningen kommer lätt att förstås genom den följande detalje- rade beskrivningen av några förklarande utföringsformer, i samband med figurerna, i vilka: Fig. 1 är ett blockdiagram av anordningen enligt den föreliggande uppfinningen; 20 25 30 512 916 5 Fig. 2 är ett flödesdiagram som representerar förfarandet enligt den föreliggande uppfinningen; Fig. 3 är ett blockdiagram av en föredragen utföringsform av anordningen enligt den föreliggande uppfinningen; Fig. 4 är ett flödesdiagram som representerar en föredragen utföringsform av förfa- randet i den föreliggande uppfinningen; Fig. 5 är ett blockdiagram av en annan utföringsform av anordningen enligt den föreliggande uppfinningen; Fig. 6 är ett blockdiagram av ytterligare en annan utföringsforrn av anordningen enligt den föreliggande uppfinningen; Fig. 7 är ett flödesdiagram för en altemativ utföringsform av förfarandet enligt den föreliggande uppfinningen; Fig. 8 är ett flödesdiagram för en föredragen delprocess i förfarandet enligt den föreliggande uppfinningen; samt Fig. 9 är ett blockdiagram för ett system av flera utbytbara insticksenheter utrusta- de för att utföra feldetekteringen enligt den föreliggande uppfinningen.

DETALJERAD BESKRIVNING AV UTFÖRINGSFORMER I fig. 1 presenteras ett blockdiagram av en utföringsform enligt den föreliggande uppfinningen. Siffran 1 betecknar allmänt den digitala systemenheten såsom en hel- het. Denna enhet kan t.ex. utgöras av ett chip eller ett kort. Den digitala systemen- heten 1 innefattar en processorenhet 2 och en utgångssvarsanalysator 3. Proces- sorenheten 2 är normalt en processor som används för den normala driften av den digitala systemenheten 1. Processorenheten 2 har ett antal utgångsterminaler, vilka leder t.ex. till andra logiska element 12 inuti den digitala systemenheten 1. Från den digitala systemenheten 1 finns ett antal utgångsterrninaler 14 närvarande, vilka an- sluter den digitala systemenheten 1 till andra enheter.

Processorenheten 2 innefattar, förutom särskilda organ för att köra den normala driften, olika organ för att styra feldetekteringsprocessen. Processorenheten 2 inne- fattar t.ex. aktiveringsorgan 6 för att starta eller aktivera utgângssvarsanalysatorn 3. 15 20 30 512 916 6 Detta är en styrrnöjlighet för att synkronisera de olika aktiviteterna som är relaterade till feldetekteringsprocedurerna. Eftersom feltestningen måste utföras av en proces- sor, som inte är upptagen av andra uppgifter, måste processorerna vara tillgänglig, fri från andra pågående aktiviteter. Processorenheten 2 innefattar alltså vidare organ för processortillgänglighet 4 för att tillförsäkra att processorenheten 2 är tillgänglig för feldetekteringsprocessen. Detta organ för processortillgänglighet 4 kan avbryta en pågående aktivitet för att göra processorenheten 2 tillgänglig för testning. Detta har nackdelen att den avbrutna aktiviteten försenas och kanske måste köras från början en gång till. En mer attraktiv lösning är istället att organet för processortillgänglighet 4 verkar till att innefatta feldetekteringsprocessen som en bland andra aktiviteter för processorenheten 2 och låta feldetekteringen följa samma vänteköer etc. som andra processer. Även detta kan bromsa exekveringen av viktiga aktiviteter något. Den mest föredragna lösningen är istället att organet för processortillgänglighet 4 detek- terar när processorn saknar arbete, dvs. har kortare inaktivitetsperioder. En sådan lösning kommer att göra feldetekteringsprocessen till en ren bakgrundsprocedur.

Vidare, för att få en väldefinierad testningsprocedur måste de logiska enheterna som ska testas vara väl styrda på någotsätt, dvs. ställas till ett förutbestämt tillstånd, från vilket den faktiska testriingen börjar. Siffran 5 betecknar ett sådant ställorgan för ställande av processom till ett förutbestämt tillstånd.

Styrbarheten för feltestningsproceduren enligt den föreliggande uppfinningen utförs av processorenheten 2. Organ 7 för exekvering av en stimulusgenerering innefattas i processorenheten 2. Flera olika typer av feldetekteringsstimulis kan finnas tillgängli- ga, och genom processorenheten 2 kan en lämplig uppsättning av stimulis väljas.

Detta betyder att det finns ett enkelt sätt att få tillgång till olika typer av feldetekte- ringstester, t.ex. en fullständig test, deltester, specialtester för en särskild del av den digitala systemenheten 1 eller tester som är exekverbara inom en viss tidsperiod.

Exekveringen av stimulusgenereringen börjar med ett antal mer eller mindre kompli- cerade procedurer inom den digitala systemenheten 1 och olika signaler matas ut på de olika anslutningarna inom eller mellan enheterna. 15 20 25 30 512 916 7 Utgångssvarsanalysatom 3 innefattar organ för insamling av stimulísvar 8 från olika noder 13 i den digitala systemenheten 1. Dessa noder 13 är placerade vid viktiga och avgörande punkter inom den digitala systemenheten 1. För att testa enhetens inre beteende, ska insamlingsnoderna 13 placeras vid punkter som uppvisar avgö- rande signaler. För testning av kommunikationer mellan enheter, placeras noder 13 vid enhetens utgångsterminaler 14. Organet för insamling av stimulísvar 8 kan in- nefatta t.ex. en multiplexor, vilken möjliggör mottagning av stimulísvar från olika de- lar av chippet eller kortet.

For att åstadkomma en snabb hantering av signalerna, överförs signalerna från no- derna 13 till signaturer. Organ för att skapa signaturer 9 innefattas därför i utgångs- svarsanalysatorn 3. Detta kan implementeras genom att använda LFSR-enheter (eng. Linear Feedback Shift Registers). Exempel på sådana anordningar kan hittas i "Digital Systems Testing and Testable Design" av Ambramovici, Breuer och Fried- man, Computer Science Press 1990, sidorna 445-447. Exempel på proceduren att skapa signaturer kan också hittas i samma dokument, sidorna 432-448, och i refe- renser däri. Processerna som utförs av organet för insamling av stimulísvar 8 och organet för skapande av signaturer 9 har här beskrivits som om de ägt rum i sepa- rata organ och i separata steg, men fackmannen inser att det kommer att vara möj- ligt även att använda en och samma enhet och samma process för att göra detta.

När signaturer för stimulisvaren från nodema 13 skapats, kan en verifiering av dessa bestämma om ett fel finns närvarande i den digitala systemenheten 1 eller inte. Or- gan för att verifiera signaturerna 10 finns därför närvarande i den digitala systemen- heten 1. När ett fel har hittats, innefattas även organ för awikelsesignalering 11 i den digitala signalenheten 1 för att t.ex. påkalla en systemoperatörs uppmärksam- het.

Fig. 2 visar ett flödesdiagram, som representerar en utföringsforrn av förfarandet enligt den föreliggande uppfinningen. Proceduren börjar i steg 100. I steg 102, görs processom tillgänglig från pågående aktiviteter. Såsom beskrevs ovan, kan detta göras genom att avbryta pågående processer, placera ett jobb i en kö vilket reserve- 20 25 512 916 8 rar tid för testet, eller helt enkelt vänta tills processorn blir tillgänglig. En lagringspro- cedur (beskriven nedan) måste användas för att kunna återhämta det ursprungliga tillståndet efter att ha fullbordat testproceduren. l steg 106, ställs de logiska enheter- na som ska testas till förutbestämda tillstånd, vilka kommer att vara feltestningens initialtillstånd.

Utgångssvarsanalysatorn styrs från processorn, och i steg 108 aktiveras utgångs- svarsanalysatorn. Denna aktivering är snarare en förberedelse av utgångssvars- analysatorn att testsvaren snart är tillgängliga. Om endast en deltest ska köras, kan det finnas några noder som är opåverkade av testningen och dessa noder behöver inte aktiveras, för att reducera den totala komplexiteten. Utgångssvarsanalysatorn kommer från denna tidpunkt att känna av vilket tillstånd som helst som inträffar vid de valda noderna. I steg 110, exekveras en stimulusgenerering i processorn. Stimulit består allmänt av vilken aktivitet som helst som kan aktivera eller ställa om logiken som ska testas. Detta görs normalt genom att initiera rutiner för läsning eller skriv- ning i vissa maskinvaruregister, läsning från minnen eller sändning av meddelanden.

Denna generering kan vara en av en uppsättning av olika möjligheter, vilka testar hela enheten eller delar därav. Stimulissignalerna bearbetas i enheten och kan ge upphov till nya tillstånd för något antal noder. Svaren för nodernas tillstånd på de stimuli som genereras av processorn samlas in av den aktiverade utgångssvars- analysatorn i steg 112, och i steg 114 skapas en signatur som representerar nodtill- ståndet.

När stimulusgenereringen är avslutad och svarssignalerna är insamlade och över- förda till signaturer, börjar utvärderingen. Signaturerna verifieras för att söka efter fel i testproceduren. Detta utförs normalt av en processor som läser signaturanalysa- torn och jämför med ett förlagrat värde i testprogrammet. Detta kan utföras av pro- cessorenheten 2 eller vilken annan tillgänglig processor som helst i systemet. Efter- som endast signaturerna är tillgängliga för analys, detekteras existensen av ett fel, men det exakta uppträdandet är okänt. l steg 126, bestäms det om ett fel har de- tekterats eller inte. Om ett fel har detekterats fortsätter processen till steg 128, där inträffandet av felet presenteras. Denna avvikelsesignalering kan antingen äga rum 15 20 25 30 512 916 9 till någon systemprocessor, presenteras för en operatör eller starta någon annan förutbestämd procedur inom det digitala systemet. Om inget fel detekterats, eller när awikelsesignaleringen är avslutad fortsätter processen till slutet av proceduren 130.

Ytterligare organ i anordningen och steg i förfarandena kan användas för att förbätt- ra funktionerna för feldetekteringen. Ett ofta fordrat särdrag för ett feldetekteringssy- stem är möjligheten att köra det som bakgrundstester. I t.ex. ett telefonväxelsystem, är endast avbrott i den kontinuerliga driften av i storkleksordningen 200 ms accep- tabla. Dessa avbrott måste användas på många olika sätt, och i ett normalfall är kanske 20 ms tillgängliga för en bakgrundstest. De normala aktiviteterna måste se- dan fortsätta från den punkt där de tillfälligtvis avbröts. l fig. 3 visas en föredragen utföringsform av den föreliggande uppfinningen. Detaljer, vilka är lika med tidigare beskrivna, har samma hänvisningssiffror och kommer inte ånyo att beskrivas. Ett lagringsorgan 15 är här tillgängligt för att lagra processorenhetens 2 tillstånd vid tid- punkten för initiering av feltestning. Detta data återkallas, efter fullbordandet av fel- detekteringsproceduren, för att återhämta processorenheten 2 till exakt samma till- stånd som innan feltestningen påbörjades.

Fig. 4 visar ett flödesdiagram, vilket är modifierat på samma sätt. Även här, har lik- nande steg samma hänvisningssiffror som itidigare beskrivningar, och kommer inte att vidare diskuteras. Ett nytt steg 104 för lagring av det innevarande processortill- ståndet införs omedelbart efter tillgänglighetssteget 102. Tillståndet är då säkert un- der den faktiska testningsproceduren. Efter signaturskapandesteget 114, kan åter- hämtningen av processorn påbörjas. Ett steg 120 för återkallande av det lagrade datat för att återställa det tidigare processortillståndet införs, följt av steget 122 för återstartande av processorenhetens 2 normala aktiviteter.

Fackmannen inser att dessa steg 120 och 122 även kan inträffa vid ett senare skede i proceduren. Det är t.ex. möjligt att skjuta upp det tills efter signaturverifieringen och awikelsesignaleringen. Det enda nödvändiga villkoret är att den faktiska stimulus- genereringen och insamlingen är avslutad, så att de återstartade aktiviteterna inte hindrar den faktiska feldetekteringsproceduren. 10 20 25 30 512' 916 lO Eftersom verifieringen av signaturema för de insamlade svarssignalerna kan göras separat från den faktiska insamlingen, kan organet för utförande av detta steg place- ras på olika platser. l fig. 1 avbildas verifieringsorganet 10 som en separat enhet inuti den digitala systemenheten 1. Samma sak gäller organet för awikelsesignale- ring 11. l fig. 5, visas en alternativ konfiguration, där verifieringsorganet 10 och or- ganet för awikelsesignalering 11 utgör delar av processorenheten 2. l motsats där- till, ifig. 6, utgör verifieringsorganet 10 och organet för awikelsesignalering 11 delar av utgångssvarsanalysatom 3. Det är även möjligt att utföra dessa steg 124, 126, 128 med organ belägna utanför den faktiska digitala systemenheten 1 själv. Detta är av särskilt intresse om flera enheter ska testas tillsammans, vilket beskrivs vidare nedan.

De ovan beskrivna utföringsformema av den föreliggande uppfinningen har särskilda fördelar jämfört med teknikens ståndpunkt. Styrbarheten innefattas l mjukvarudelen av den digitala systemenheten 1. Detta ger en flexibilitet i att välja stimulusgenere- ring, vilket är lämpligt för den föreliggande situationen. Det ger även möjligheten att spara processorns innevarande tillstånd, vilket alltså möjliggör bakgrundsprocesser.

Observerbarheten löses genom maskinvarulösningar, vilka gör det möjligt att nå no- der, vilkaär omöjliga att detektera med mjukvarutester. Vidare, eftersom signaturge- nerering används på svarssignalerna, kan utläsningen av utgångssvar utföras myck- et snabbt, vilket gör det möjligt att använda ett stort antal noder. Observerbarheten kan därför ökas till ett stort antal anslutningar. Den ökade hastigheten för signaturin- samlingen ger kortare totala testperioder, vilket är kompatibelt med de fordrade korta tillgängliga tillåtna avstängningsperioderna. Genom att använda processorenhetens 2 styrbarhet, kan en fullständig test delas upp i deltester, vilka utförs i följande av- stängningsperioder, och avstängningsperiodernas längd kan förkortas ännu mer.

En annan fördel med att separera feldetekteringens styrbarhet och observerbarhet är att vilken processor som helst kan användas tillsammans med vilken utgångs- svarsanalysator som helst. Eftersom det inbördes beroendet är att utgångssvars- 10 l5 20 512 916 ll analysatorn behöver aktiveras av processorn, är uppgiften angående samarbete mellan dessa delar lätt löst.

Det är till och med möjligt att stimulusgenereringen inte behöver utföras på samma nivå som utgångssvarsanalysen. Stimulusgenereringen kan t.ex. utföras på en kort- nivå, medan svarsanalysen utförs på en chipnivå.

Styrbarhetens flexibilitet illustreras av utföringsformen visad i fig. 7. Förfarandets steg liknar det som visas i fig. 4, varvid lika steg har samma hänvisningssiffror. Efter detekteringen av närvaron av ett fel, kan processorns styrbarhet vidare användas genom att införa ett steg 129, i vilket det avgörs om det finns något annat tillgängligt test som kan användas för att vidare lokalisera det detekterade felet. Om ett fel har upptäcks, uppmärksammas operatören på något sätt, och informeras om vilken en- het som har detekterat ett fel. Den normala åtgärden som tas är att byta ut den de- fekta enheten, för att få systemet att köra på ett riktigt sätt igen och i en separat testbänk vidare undersöka den exakta positionen för felet. Normalt, tar det en viss tid innan utbytet äger rum, beroende på tillgängligheten av reservdelar och hur nära varandra operatören och den faktiska anordningen är placerade. l den föreliggande uppfinningen, när ett fel har detekterats, kan denna väntetid användas, även om systemet'fortfarande kör för att upprätthålla en acceptabel servicenivå. Om ett fel har detekterats, kan ytterligare feltester, t.ex. på en del av enheten, utföras, vilket ger operatören ytterligare instruktioner om var man ska leta efter felet. l steg 129, tas beslutet om en sådan mer detaljerad feldetektering och processen återvänder till steg 102 igen. Den nya stimulusgenereringen kan nu anpassas till felsituationen och andra uppsättningar av stimulis kan genereras, varvid mer noggranna lokaliseringar av felet kan åstadkommas.

En annan möjlig fördel med den föreliggande uppfinningen är att även tidsaspekten för bearbetningen kan vara ett objekt för feldetektering. Det finns möjligheter till fel, som endast orsakar fördröjningar av signaler, istället för felaktiga signaler. I de flesta fallen är små förseningar acceptabla, men i andra fall kan de vara fullständigt omöj- liga att tolerera. Feldetekteringsprocedurer enligt teknikens ståndpunkt kommer 20 512 916 12 normalt sett att missa denna typ av awikelser, eftersom endast stimulissignalemas slutresultat noteras och analyseras. Genom den snabba insamlingen och signatur- skapandet enligt den föreliggande uppfinningen, är det möjligt att åstadkomma en tidsupplösning i feldetektering. Insamlingen och signaturskapandet kan utföras för varje klockpuls, och om en korrekt signalsaknas vid ett tillfälle, kommer ett fel att detekte ras.

Fig. 8 visar ett flödesdiagram av en delprocess av feldetekteringen. Denna delpro- cess kan ersätta stegen 112 och 114 i de tidigare beskrivna utföringsformerna. Del- processen börjar vid 111 och i steg 112 samlas stimulisvaren in inom en klockpuls. I steg 114a, skapas en signatur för det föreliggande svarstillståndet och i steg 114b, adderas denna föreliggande signatur till en summasignatur för tidigare klockpulser. I steg 116, avgörs det om det finns några kvarvarande klockpulser under vilka svars- insamlingen ska fortgå. Delprocessen avslutas i steg 118.

I de flesta feldetekteringssystemen enligt teknikens ståndpunkt, kan endast felde- tektering inom en enhet utföras. Den föreliggande uppfinningen underlättar felde- tekteringar även över de olika enheternas gränser. I fig. 9 visas en utföringsforrn av den föreliggande uppfinningen, med tre utbytbara insticksenheter 1a, 1b och 1c, an- slutna till varandra. Alla enheter 1a, 1b och 1c innefattar en utgångssvarsanalysator var 3a, 3b respektive 30. Enheterna 1a, 1b och 1c innefattar även olika logiska ele- ment 12a-e och processorer 2a, 2b' och 2c'. I denna särskilda konfiguration innefat- tar emellertid endast processorenhet 2a organ som är nödvändiga för att utföra fel- detekteringsproceduren enligt den föreliggande uppfinningen. Processorerna 2b' och 2c' är i denna konfiguration endast exempel på logiska element vilka kan testas och är inte direkt inblandade i testningsproceduren och därför inte nödvändiga för att utföra proceduren enligt den föreliggande uppfinningen. Alternativt, finns det även en möjlighet att använda mer än en processor i testningsproceduren.

En uppsättning stimulis genereras av processorenheten 2a, vilka ger upphov till vis- sa signaler på utgångsterminalerna för enhet 1a. Dessa svarssignaler samlas in av utgångssvarsanalysatorn 3a. Samma signaler kommuniceras till ingången på enhet 512 916 13 lb, där de samlas in och kontrolleras av utgångssvarsanalysatorn 3b. Om utgångs- svarsanalysatorn 3b har en Kontrollsumma efter ett test som är felaktig, medan ut- gångssvarsanalysator 3a inte har det, kan en awikelse iförbindelsen mellan enhet 1a och 1b antas finnas. På ett liknande sätt, kan utgångssvarsanalysatorn 3c hålla kontroll över ingångssignalerna till enhet 1c. Dessa ingångssignaler kan utformas som ingångsstimulis för en feltestning inuti enheten 1c. lngångssignalema är kända och verifierade att vara korrekta, varför ett fel i utmatat från t.ex. processorenheten 2c' indikerar en felaktig funktion i processorn 2c' eller det logiska elementet 12d. På detta sätt, så länge som en utgàngssvarsanalysator 3a, 3b eller 3c finns närvarande ivarje enhet, kan stimulusgenereringen utföras ivilken lämplig del av systemet som helst.

De ovan beskrivna utföringsformerna är endast förklarande exempel på hur den fö- religgande uppfinningen verkar i ett logiskt system. Fackmannen inser omedelbart att många modifieringar och variationer kan utföras inom de bifogade patentkravens omfång.

Claims (19)

20 25 30 512 916 lf-i PATENTKRÅV

1. En digital systemenhet (1, 1a, 1b, 1c) med feldetektering, innefattande en processorenhet (2, 2a) för användning i den normala driften av den digi- tala systemenheten (1, 1a, 1b, 1c), och en utgångssvarsanalysator (3, 3a, 3b, 3c) ansluten till ett antal noder (13) i den digitala systemenheten (1, 1a, 1b, 1c), vilken processorenhet (2, 2a) innefattar organ för att tillförsäkra tillgänglighet (4) till processorenheten (2, 2a) för ut- förande av en feldetekteringsprocess, organ för att ställa (5) logiska enheter som ska testas till ett förutbestämt tillstånd, organ för aktivering (6) av utgångssvarsanalysatorn (3, 3a, 3b, 3c) och organ för exekvering av en stimuligenerering (7) i processorenheten (2, 2a), vilken utgångssvarsanalysator (3, 3a, 3b, 3c) innefattar organ för insamling av stimulisvar (8) från noderna (13), organ för skapande av signaturer (9) av de insamlade stimulisvaren, varvid den digital asystemenheten (1, 1a, 1b, 1c) vidare innefattar organ för verifiering (10) av signaturerna efter fel samt organv för awikelsesignalering (11).

2. En digital systemenhet enligt patentkrav 1, kännetecknad av lagringsorgan (15) för lagring av processortillstånd.

3. En digital systemenhet enligt patentkrav 1 eller 2, kännetecknad av att veri- fieringsorganet (1 O) och awikelsesignaleringsorganet (11) innefattas i processoren- heter (2, 2a).

4. En digital systemenhet enligt patentkrav 1 eller 2, kännetecknad av att veri- fieringsorganet (10) och awikelsesignaleringsorganet (11) innefattas i utgångs- svarsanalysatorn (3, 3a, 3b, 3c). 10 15 20 25 512 916 15

5. En digital systemenhet enligt något av patentkraven 1 till 4, kännetecknad av att den digitala systemenheten (1, 1a, 1b, 1c) är ett elektronikkort.

6. En digital systemenhet enligt något av patentkraven 1 till 4, kännetecknad av att den digitala systemenheten (1, 1a, 1b, 1c) är ett elektronikchip.

7. En digital systemenhet enligt något av föregående patentkrav, känneteck- nad av att utgångssvarsanalysatorn (3, 3a, 3b, 3c) innefattar ett signaturregister med multipla ingångar.

8. Ett digitalt system med feldetektering, innefattande ett antal utbytbara in- sticksenheter (1, 1a, 1b, 1c), varvid åtminstone en av de utbytbara insticksenheterna (1, 1 a, 1b, 1c) innefattar en processorenhet (2, 2a) för användning i den normala driften av den utbytbara insticksenheten (1, 1a, 1b, 1c), en utgångssvarsanalysator (3, 3a, 3b, 3c) ansluten till ett antal noder (13) i den respektive utbytbara insticksen- heten (1, 1a, 1b, 1c), vilken processorenhet (2, 2a) innefattar organ för att tillförsäkra tillgänglighet (4) till processorenheten (2, 2a) för ut- förande av en feldetekteringsprocess, organ för att ställa (5) logiska enheter som ska testas till ett förutbestämt tillstånd, organ för aktivering (6) av utgångssvarsanalysatorn (3, 3a, 3b 3c) och organ för exekvering av en stimulusgenerering (7) i processorenheten (2, 2a), vilken utgångssvarsanalysator (3, 3a, 3b, 3c) innefattar organ för insamling av stimulisvar (8) från noderna (13), organ för skapande av signaturer (9) av de insamlade stimulisvaren, varvid den utbytbara insticksenheten (1, 1a, 1b, 1c) vidare innefattar organ för veriflering (10) av signaturerna efter fel samt organ för awikelsesignalering (11). 20 30 512 916 16

9. Ett digitalt system enligt patentkrav 8, kännetecknat av att åtminstone en av noderna (13) är en ingångs- eller utgångsterminal för den utbytbara insticksenheten (1,1a,1b,1c).

10. Ett förfarande för feldetektering i ett digitalt system innefattande en proces- sorenhet (2, 2a) för användning i den normala driften av det digitala systemet, en utgångssvarsanalysator (3, 3a, 3b, 3c) ansluten till ett antal noder (13) i det digitala systemet, kännetecknat av stegen: tillgängliggörande av prooessorenheten (2, 2a) från andra pågående aktivi- teter för utförande av en feldetekteringsprocess; ställande av logiska enheter som ska testas till ett förutbestämt tillstånd; aktivering av utgångssvarsanalysatorn (3, 3a, 3b, 3c); exekvering av en stimulusgenererlng i prooessorenheten (2, 2a); insamling, i utgångssvarsanalysatorn (3, 3a, 3b, 3c), av stimulisvar från no- derna; skapande av signaturer av de insamlade stimulisvaren i utgångssvarsanaly- satorn (3, 3a, 3b, 3c); verifiering av signaturerna efter fel; samt om något fel detekteras i signaturerna, awikelsesignalering.

11. Ett förfarande för feldetektering enligt patentkrav 10, kännetecknat av de ytterligare stegen: lagring av processorenhetens (2, 2a) innevarande tillstånd i ett lagringsorgan (15), innan steget att ställa logiska enheter som ska testas till ett förutbestämt till- stånd; och återskapande av processortillståndet från det lagrade tillståndet, efter sig- naturskapandesteget; samt återstartande av andra pågående aktiviteter i prooessorenheten (2, 2a).

12. Ett förfarande för feldetektering enligt patentkrav 10 eller 11, kännetecknat av att signaturskapandesteget innefattar steget att komprimera utgångssvaret till signatur genom att använda cyklisk redundanskontroll. 15 20 25 30 512 916 17

13. Ett förfarande för feldetektering enligt något av patentkraven 10 till 12, kän- netecknat av att verifierings- och awikelsesignaleringsstegen utförs av processor- enheten (2, 2a).

14. Ett förfarande för feldetektering enligt något av patentkraven 10 till 12, kän- netecknat av att verifierings- och awikelsesignaleringsstegen utförs av utgångs- svarsanalysatorn (3, 3a, 3b, 3c).

15. Ett förfarande för feldetektering enligt patentkrav 14, kännetecknat av att verifieringssteget innefattar steget att jämföra signaturen med en Kontrollsumma lag- rad vid varje utbytbar insticksenhet (1a, 1b, 1 c).

16. Ett förfarande för feldetektering enligt något av patentkraven 10 till 15, kän- netecknat av att exekveringssteget består av exekvering av en begränsad stimulus- generering i processorn (2, 2a) som endast berör en del av noderna (13).

17. Ett förfarande för feldetektering enligt något av patentkraven 10 till 16, kän- netecknat av att exekverings- och insamlingsstegen äger rum under mer än en klockcykel.

18. Ett förfarande för feldetektering enligt patentkrav 17, kännetecknat av att insamlingssteget innefattar steget att addera signaturer för efterföljande klockcykler.

19. Ett förfarande för feldetektering enligt något av patentkraven 10 till 18, kän- netecknat av att exekverings- och insamlingsstegen äger rum vid olika utbytbara insticksenheter (1a, 1b, 1c), varvid fel i kommunikation mellan de utbytbara instick- senheterna (1a, 1b, 1c) testas.