JPH07182890A

JPH07182890A - 高速テストが可能な直列入出力メモリ装置

Info

Publication number: JPH07182890A
Application number: JP4193615A
Authority: JP
Inventors: Jun-Sik Hwangbo; ホワンボジュン−シク; Jae-Young Do; ドジェ−ヨン
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1991-10-30
Filing date: 1992-07-21
Publication date: 1995-07-21
Also published as: KR930008867A; KR950000425B1

Abstract

(57)【要約】【目的】テストをより迅速に行えてテストタイムを短く
できるような直列入出力メモリ装置の提供。【構成】内部制御クロック信号ＩＣＫを発生する多数の
カウンタＣ１、……、Ｃ_nの内のカウンタＣ_n-2とＣ
_n-1との間に、システムクロック信号ＸＳＫの伝送とカ
ウンタＣ_n-2の出力ＣＰ_n-2の伝送の何れかを高電圧感
知回路４０からの感知信号ＩＶに従って選択的に許容す
ることで周波数の選択がなされたモード信号ＭＳをカウ
ンタＣ_n-1へ供給するモード選択回路３０を設ける。そ
してテスト時、高電圧感知回路４０にテストを示す電圧
を印加すると、これに応じた感知信号ＩＶに従ってモー
ド選択回路３０はシステムクロック信号ＸＳＫの伝送を
許容するので内部制御クロック信号ＩＣＫの周期が短く
なり、迅速にデータビットを伝送できるようになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、直列入出力メモリ装置
に関するもので、特に、外部から供給される直列クロッ
ク信号を周波数変換して内部制御クロック信号として使
用する直列入出力メモリ装置において、テスト時にテス
トビットの伝送を迅速に行うことができるようになった
直列入出力メモリ装置に関するものである。

【０００２】

【従来の技術】一般に、中央処理装置のように並列にデ
ータを処理するシステムと、補助ユニットのような直列
にデータを処理するシステムとの間の伝送方式において
は、直列方式で伝送するのが有用なものとして知られて
いる。このような直列伝送方式では、送信側はデータの
各ビットを別々に送り、受信側は、送られてきた各ビッ
トを組み立てて受信したデータを復元する。例えば、１
ワードが８ビットから構成される場合、受信側は、８個
のビットを順次に受信して一つのワードを完成させる。

【０００３】このような場合のインターフェース装置と
して広く使用されているものに、ＵＡＲＴ（universal
asynchronous receiver and transmitter ）がある。そ
して、このＵＡＲＴを利用した伝送方式をＵＡＲＴプロ
トコル（UART protocol)という。このＵＡＲＴプロトコ
ル方式においては、入力データは多数のシフトレジスタ
を通してメモリコアに伝送され、そして、同様に、出力
データはアクセスされたメモリの外部へ多数のシフトレ
ジスタを通して伝送され、直列形式のデータビットとし
て受信される（以下、このメモリを直列ブロックメモリ
と呼ぶ）。このようなデータ伝送に使用されるシフトレ
ジスタは、直列クロック信号（システムクロック信号）
を基にした種々の周波数の内部制御クロック信号によっ
て制御される。

【０００４】従来の直列入出力メモリ装置では、チップ
の特性やアクセス機能のテストの場合でも、内部制御ク
ロック信号（システムクロック信号を分周した周波数を
もつ）が、テストに使用される前に多数のカウンタを通
過させられるため、テストタイムが不必要に遅くなって
しまうという問題がある。

【０００５】図７、図８を参照して、シフトレジスタス
テージ１を経るようになった従来の一般的な直列入出力
メモリ装置において、受信されたデータビットのアクセ
ス方法を説明する。

【０００６】図７に示すように、外部から入力されるシ
ステムクロック信号ＸＳＫは、ｎ個のカウンタＣ１、Ｃ
２、……、Ｃｎ−１、Ｃｎから構成される分周回路を通
じて、内部制御クロック信号ＩＣＫに変換される。例え
ば、４．９１５２ＭＨｚのシステムクロック信号を用い
て９６００ｂｐｓ（bits per second)で通信するために
は、分周回路に９個のカウンタが必要である（１／９６
００＝２ⁿ÷４．９１５２ＭＨｚより、ｎ＝９）。

【０００７】１ビットを伝送するのに要する時間は、１
秒につき９６００ビットを伝送するので、１／９６００
＝０．１０４ｍｓである。したがって、１個のストップ
ビットと１個のパリティービットと８個のデータビット
からなる１０個のビットをすべて伝送する場合、所要時
間は１．０４ｍｓになることが分る。そして、４０９６
ビット（８ビット×５１２ワード）からなるデータのリ
ードには、０．４２５９８秒を要する。図中の９番目の
カウンタより得られる内部制御クロック信号ＩＣＫは、
システムクロック信号ＸＳＫの周波数ｆ_XSKの１／５１
２（＝１／２⁹）倍の周波数をもっており、そして、シ
フトレジスタステージ１において内部制御クロック信号
ＩＣＫの下降エッジで１個のデータビットがアクセスさ
れる。

【０００８】このような従来の技術においては、チップ
の特性及びアクセス機能のテストの場合でも、システム
クロック信号ＸＳＫを９個のカウンタＣ１、……、Ｃｎ
に通して内部制御クロック信号が得られるようになって
いるため（システムクロック信号ＸＳＫの周波数ｆ_XSK
の１／５１２倍の周波数ｆ_ICKをもつ）、テストタイム
が不必要に長くなるという問題がある。

【０００９】

【発明が解決しようとする課題】したがって本発明の目
的は、テストタイムをできるだけ短くできるようになっ
ている直列入出力メモリ装置を提供することにある。

【００１０】

【課題を解決するための手段】このような目的を達成す
るために本発明による直列入出力メモリ装置は、所定の
周波数のシステムクロック信号を受けて連続的なクロッ
ク信号を内部制御クロック信号用として発生させるため
に直列接続された多数の周波数変換回路を有する直列入
出力メモリ装置において、感知信号を供給する感知信号
手段と、これら多数の周波数変換回路の内の何れか隣接
した２つの周波数変換回路の間に配設され、該２つの周
波数変換回路の内の前段の周波数変換回路から出力され
るクロック信号の伝送と前記システムクロック信号の伝
送の何れかを感知信号手段からの感知信号に応じて選択
的に許容することにより、周波数の選択がなされたモー
ド信号を該２つの周波数変換回路の内の後段の周波数変
換回路へ供給するモード選択手段とを備えていることを
特徴とする

【００１１】このような直列入出力メモリ装置のモード
選択手段は、システムクロック信号と感知信号との論理
的組合せによって第１中間信号を発生する第１ゲート手
段と、前記感知信号、前記システムクロック信号、及び
前段の周波数変換回路からのクロック信号をそれぞれ反
転して反転感知信号、反転システムクロック信号、及び
反転クロック信号を供給する反転手段と、該反転感知信
号と前記前段の周波数変換回路からのクロック信号との
論理的組合せによって第２中間信号を発生する第２ゲー
ト手段と、該反転感知信号と該反転クロック信号との論
理的組合せによって第３中間信号を発生する第３ゲート
手段と、前記感知信号と該反転システムクロック信号と
の論理的組合せによって第４中間信号を発生する第４ゲ
ート手段と、該第１及び第２中間信号の論理的組合せに
よって、モード信号をなす第１信号を発生する第５ゲー
ト手段と、該第３及び第４中間信号の論理的組合せによ
って、該第１信号に対して相補的なパルスをもつ、モー
ド信号をなす第２信号を発生する第６ゲート手段と、か
ら構成されるようにするようにするとよい。

【００１２】

【作用】以上のようにすることで、テストか否かを示す
供給信号にしたがって感知信号手段から出力される感知
信号により、モード選択手段がテスト時に通常より短い
周期のモード信号を出力することになるので、テスト時
の内部制御クロック信号の周期を短くでき、したがっ
て、テスト時のデータビットの伝送を迅速に行なえるよ
うになる。

【００１３】

【実施例】以下、本発明を添付の図面を参照して詳細に
説明する。図１に、本発明による直列入出力メモリ装置
の実施例を示す。同図に示すように、この実施例の直列
入出力メモリ装置は、モード選択回路３０及び高電圧感
知回路４０を備えている。モード選択回路３０は、直列
に接続されたｎ個のカウンタＣ１、……、Ｃ_nの内のカ
ウンタＣ_n-2とＣ_n-1との間に接続されている。また、
このモード選択回路３０は外部から供給されるシステム
クロック信号ＸＳＫも入力としている。そして、モード
選択回路３０へ感知電圧ＩＶ、ＩＶＢ（Ｂは反転信号を
意味する）を供給する高電圧感知回路４０がモード選択
回路３０に接続されている。

【００１４】モード選択回路３０には、前段のカウンタ
Ｃ_n-2からクロック信号ＣＰ_n-2、ＣＰ_n-2Bが入力さ
れ、また、入力端２０から直接的にシステムクロック信
号ＸＳＫ、ＸＳＫＢが入力されている。そして、モード
選択回路３０から出力されるモード信号ＭＳ、ＭＳＢは
後段のカウンタＣ_n-1に供給される。

【００１５】モード選択回路３０の好ましい回路構造を
図２に示す。システムクロック信号ＸＳＫはＮＡＮＤゲ
ート３１に入力されると共に、インバータＩ２を介して
ＮＡＮＤゲート３４に入力される。感知電圧ＩＶはＮＡ
ＮＤゲート３１及び３４に入力されると共に、インバー
タＩ１を介してＮＡＮＤゲート３２及び３３に入力され
る。クロック信号ＣＰ_n-2はＮＡＮＤゲート３２に入力
されると共に、インバータＩ３を介してＮＡＮＤゲート
３３に入力される。モード信号ＭＳは、ＮＡＮＤゲート
３１、３２の出力に応じてＮＡＮＤゲート３５から出力
され、そして、相補モード信号ＭＳＢは、ＮＡＮＤゲー
ト３３、３４の出力に応じてＮＡＮＤゲート３６から出
力される。

【００１６】すなわち、図２示したモード選択回路３０
は、感知電圧ＩＶ、ＩＶＢに基づいて、モード信号Ｍ
Ｓ、ＭＳＢがシステムクロック信号ＸＳＫ、ＸＳＫＢに
応答するか、あるいはカウンタＣ_n-2からのクロック信
号ＣＰ_n-2、ＣＰ_n-2Bに応答するかを決定するように構
成されている。したがって、この一実施例とは異なる構
成であっても、このような目的に沿うものであれば、ど
のような形態のものでもよいことに留意しなければなら
ない。

【００１７】高電圧感知回路４０の好ましい実施例を図
３及び図４に示す。図３に示す実施例では、高電圧感知
回路４０は、外部供給電圧ＸＶ端と感知ノード４５との
間に接続されたソースフォロア形のＮＭＯＳトランジス
タ４１、４２、４３と、感知ノード４５と接地電圧Ｖｓ
ｓ端との間に接続された抵抗４４とから主に構成されて
いる。そして、感知ノード４５から感知電圧ＩＶが出力
される。

【００１８】感知電圧ＩＶは外部供給電圧ＸＶにしたが
って“ロウ”もしくは“ハイ”状態の電位となる。すな
わち、例えば外部供給電圧ＸＶが１０Ｖ以上である場合
には、感知ノード４５がＮＭＯＳトランジスタ４１、４
２、４３を通じて外部供給電圧ＸＶと接続されるため、
感知電圧ＩＶは“ハイ”状態の電位となり、一方、外部
供給電圧ＸＶがＣＭＯＳ動作電圧である場合には、感知
ノード４５は抵抗４４を通じて接地電圧Ｖｓｓと接続さ
れるため、感知電圧ＩＶは“ロウ”状態の電位となる。
このようにして、感知ノード４５からモード選択回路３
０へ感知電圧ＩＶが供給される。

【００１９】図４に示すのは、図３の実施例における抵
抗４４をＮＭＯＳトランジスタ４８に置き換え、また、
ソースフォロア形に接続されたゲート及びドレインをも
つＮＭＯＳトランジスタ４３のソースと感知ノード４５
との間にＰＭＯＳトランジスタ４７を設け、そして、Ｎ
ＭＯＳトランジスタ４３のソースでＶｃｃ−Ｖｔｈ程の
電位が維持されるように、電源電圧Ｖｃｃと接続された
ＮＭＯＳトランジスタ４６を設けた実施例である。この
結果、感知ノード４５での電流消費が減少し、電位が安
定する。このＰＭＯＳトランジスタ４７は、ゲートに印
加される信号φにしたがって感知ノード４５へ流れる電
流を制御する。このような図４の回路では、感知ノード
４５の電位がインバータによってトリガされるので、図
３の回路よりも好ましい。

【００２０】図５のタイミング図を用いてテスト時の動
作を説明する。外部供給電圧ＸＶが１０Ｖ以上になる
と、例えば図３又は図４に示した高電圧感知回路４０の
感知ノード４５の電位が上昇し、感知電圧ＩＶは“ハ
イ”状態となる。したがって、モード選択回路３０のＮ
ＡＮＤゲート３２、３３はディスエーブル状態となり
（出力が論理“ハイ”状態で固定される）、カウンタＣ
_n-2から出力されるクロック信号ＣＰ_n-2、ＣＰ_n-2Bの
入力が遮断されるので、システムクロック信号ＸＳＫに
応じる信号がＮＡＮＤゲート３１、３４、３５、３６に
より発生される。

【００２１】一方、感知ノード４５の電位が“ロウ”状
態であると、ＮＡＮＤゲート３１、３４がディスエーブ
ル状態となり、これにより、ＮＡＮＤゲート３２、３３
を介して入力されるクロック信号ＣＰ_n-2、ＣＰ_n-2Bを
伝送するようにＮＡＮＤゲート３５、３６がエネーブル
状態となる。

【００２２】このようにして出力されるモード信号Ｍ
Ｓ、ＭＳＢは後段のカウンタＣ_n-1へ入力される。テス
ト時、すなわち感知電圧ＩＶが“ハイ”状態のとき、モ
ード信号ＭＳは４．９１５２ＭＨｚのシステムクロック
信号ＸＳＫと同じ周波数を有するので、モード選択回路
３０が７番目と８番目のカウンタの間にあるとすれば、
従来の４．９１５２×１／１２８ＭＨｚのクロック信号
パルスに比べて１２８倍の周波数となる。したがって、
このシステムクロック信号ＸＳＫと同じ周波数を有する
モード信号ＭＳが以後の２つのカウンタＣ_n-1、Ｃ_nを
通過する結果、４．９１５２×１／４ＭＨｚの周波数を
有する内部制御クロック信号ＩＣＫが作られる。要する
に、ＮＡＮＤゲート３２、３３がディスエーブル状態の
とき（すなわち感知ノード４５が“ハイ”状態であると
き）、モード信号ＭＳ、ＭＳＢは４．９１５２ＭＨｚと
なり、内部制御クロック信号ＩＣＫの周波数ｆ_ICKはそ
れを１／４倍したものとなる。これは、従来の４．９１
５２×１／５１２ＭＨｚの内部制御クロック信号ＩＣＫ
の１２８倍の周波数となる。

【００２３】すなわち、従来ではテスト時の内部制御ク
ロック信号ＩＣＫの周期は、Ｔ_XSK×２ⁿ（但し、Ｔ
_XSKはシステムクロック信号ＸＳＫの周期、ｎはカウン
タの個数）となるが、本発明においてはＴ_XSK×２
^n-M+1（但し、Ｍは、モード選択回路３０の後段にあ
り、モード信号ＭＳが入力されるカウンタの順番数；例
えば図１でモード選択回路３０が７番目と８番目のカウ
ンタの間に位置しているとするとＭの値は８になる）の
周期を有する内部制御クロック信号ＩＣＫが作られる。
したがって、従来の１／２^M-1倍の周期に短縮された内
部制御クロック信号ＩＣＫを使用することになるので、
より迅速にデータビットを伝送できる。

【００２４】図６に示すのは、モード選択回路３０をｎ
個のカウンタＣ₁、……、Ｃ_nの内のＣ_n-1とＣ_nとの
間に接続した場合の実施例である。この場合、モード選
択回路３０には、外部からカウンタＣ₁に供給されるシ
ステムクロック信号ＸＳＫの周波数の１／２の周波数の
信号が入力される。すなわち、モード選択回路３０は、
カウンタＣ_n-1からのクロック信号ＣＰ_n-1、ＣＰ_n-1B
を入力とし、また、カウンタＣ₁からのクロック信号Ｃ
Ｐ₁、ＣＰ_1Bを入力としている。このクロック信号ＣＰ
₁、ＣＰ_1Bの周波数はシステムクロック信号ＸＳＫ、Ｘ
ＳＫＢの周波数ｆ_XSKの１／２に等しい。また、モード
選択回路３０には高電圧感知回路４０が接続されてお
り、感知電圧ＩＶ、ＩＶＢがモード選択回路３０に供給
される。そして、モード信号ＭＳ、ＭＳＢは、モード選
択回路３０からカウンタＣ_nに入力される。したがっ
て、図６に示す実施例でも、上記の実施例と略同様にし
てデータビットの伝送を制御する内部制御クロック信号
の周期を変化させることで、チップのテスト時間を減少
させることができる。

【００２５】

【発明の効果】以上述べてきたように本発明による高速
テスト手段は、テスト時のデータビットの伝送を制御す
る内部制御クロック信号の周期を短縮してより迅速にデ
ータビットを伝送できるようにすることで、チップのテ
ストタイムを短くでき、テストの効率が向上するという
効果がある。

【図面の簡単な説明】

【図１】本発明による直列入出力メモリ装置の実施例を
示す構成図。

【図２】図１中のモード選択回路の実施例を示す回路
図。

【図３】図１中の高電圧感知回路の実施例を示す回路
図。

【図４】図１中の高電圧感知回路の別の実施例を示す回
路図。

【図５】図１の実施例でテストを実行した場合のタイミ
ング図。

【図６】本発明による直列入出力メモリ装置の別の実施
例を示す構成図。

【図７】従来の直列入出力メモリ装置のデータ入力部の
構成図。

【図８】図７の直列入出力メモリ装置でテストを実行し
た場合のタイミング図。

【符号の説明】

３０モード選択回路３１〜３６ＮＡＮＤゲート４０高電圧感知回路４１〜４３、４６〜４８ＭＯＳトランジスタ４４抵抗４５感知ノードＩ１〜Ｉ３インバータＣ₁〜Ｃ_n カウンタＸＳＫ、ＸＳＫＢシステムクロック信号ＣＰ₁、ＣＰ_1B〜ＣＰ_n-1、ＣＰ_n-1B カウンタクロッ
ク信号ＭＳ、ＭＳＢモード信号ＩＶ、ＩＶＢ内部感知電圧ＩＣＫ内部制御クロック信号

Claims

【特許請求の範囲】

【請求項１】所定の周波数のシステムクロック信号を
受けて連続的なクロック信号を内部制御クロック信号用
として発生させるために直列接続された多数の周波数変
換回路を有する直列入出力メモリ装置において、感知信号を供給する感知信号手段と、これら多数の周波数変換回路の内の何れか隣接した２つ
の周波数変換回路の間に配設され、該２つの周波数変換
回路の内の前段の周波数変換回路から出力されるクロッ
ク信号の伝送と前記システムクロック信号の伝送の何れ
かを感知信号手段からの感知信号に応じて選択的に許容
することにより、周波数の選択がなされたモード信号を
該２つの周波数変換回路の内の後段の周波数変換回路へ
供給するモード選択手段とを備えていることを特徴とす
る直列入出力メモリ装置。
【請求項２】モード選択手段が、システムクロック信号と感知信号との論理的組合せによ
って第１中間信号を発生する第１ゲート手段と、前記感知信号、前記システムクロック信号、及び前段の
周波数変換回路からのクロック信号をそれぞれ反転して
反転感知信号、反転システムクロック信号、及び反転ク
ロック信号を供給する反転手段と、該反転感知信号と前記前段の周波数変換回路からのクロ
ック信号との論理的組合せによって第２中間信号を発生
する第２ゲート手段と、該反転感知信号と該反転クロック信号との論理的組合せ
によって第３中間信号を発生する第３ゲート手段と、前記感知信号と該反転システムクロック信号との論理的
組合せによって第４中間信号を発生する第４ゲート手段
と、該第１及び第２中間信号の論理的組合せによって、モー
ド信号をなす第１信号を発生する第５ゲート手段と、該第３及び第４中間信号の論理的組合せによって、該第
１信号に対して相補的なパルスをもつ、モード信号をな
す第２信号を発生する第６ゲート手段と、から構成され
ている請求項１に記載の直列入出力メモリ装置。
【請求項３】モード選択手段から供給されるモード信
号にしたがって、後段の周波数変換回路から内部制御ク
ロック信号が発生されるようになっている請求項１に記
載の直列入出力メモリ装置。
【請求項４】モード選択手段から供給されるモード信
号にしたがって、モード選択手段によって前段の周波数
変換回路から分離されたモード選択手段以降の複数の周
波数変換回路により内部制御クロック信号が発生される
ようになっている請求項１に記載の直列入出力メモリ装
置。
【請求項５】モード選択手段が、システムクロック信
号と感知信号とを入力とし、該感知信号が第１論理状態
を示すとき、第１の中間信号を発生する第１論理手段
と、前記感知信号と前段の周波数回路からのクロック信
号とを入力とし、該感知信号が前記第１論理状態と区別
される第２論理状態を示すとき、第２の中間信号を発生
する第２論理手段とを備えている請求項１に記載の直列
入出力メモリ装置。
【請求項６】第２の中間信号が示されていないときに
第１の中間信号を伝送し、第１の中間信号が示されてい
ないときに第２の中間信号を伝送する第３論理手段を備
えている請求項５に記載の直列入出力メモリ装置。
【請求項７】モード選択手段から供給されるモード信
号にしたがって、モード選択手段によって前段の周波数
変換回路から分離されたモード選択手段以降の複数の周
波数変換回路により内部制御クロック信号が発生される
ようになっている請求項２に記載の直列入出力メモリ装
置。
【請求項８】モード選択手段が、システムクロック信
号と感知信号とを入力とし、該感知信号が第１論理状態
を示すとき、第１の中間信号を発生する第１論理手段
と、前記感知信号と前段の周波数回路からのクロック信
号とを入力とし、該感知信号が前記第１論理状態と区別
される第２論理状態を示すとき、第２の中間信号を発生
する第２論理手段とを備えている請求項４に記載の直列
入出力メモリ装置。
【請求項９】第２の中間信号が示されていないときに
第１の中間信号を伝送し、第１の中間信号が示されてい
ないときに第２の中間信号を伝送する第３論理手段を備
えている請求項８に記載の直列入出力メモリ装置。
【請求項１０】システムクロック信号の代わりに、モ
ード選択手段の前段の周波数変換回路より前にある周波
数変換回路から出力されるクロック信号を用いている請
求項１〜請求項９のいずれかに記載の直列入出力メモリ
装置。
【請求項１１】所定の周波数をもつシステムクロック
信号を入力し、このシステムクロック信号の周波数を基
にして異なる周波数をもつクロック信号を連続的に発生
することにより内部制御クロック信号を供給する多数の
カウント手段と、供給される電位に応じた論理状態を示す感知信号を発生
する感知信号手段と、前記多数のカウント手段の内の何れか２つのカウント手
段の間に電気的に接続されており、前記システムクロッ
ク信号の周波数を基に発生されて異なる周波数をもつク
ロック信号の内の該２つのカウント手段の内の前段のカ
ウント手段からのクロック信号の伝送と前記システムク
ロック信号の伝送の何れかを感知信号手段からの感知信
号の示す論理状態にしたがって選択的に許容することに
よって、周波数の選択がなされたモード信号を該２つの
カウント手段の内の後段のカウント手段に供給するモー
ド選択手段と、を備えていることを特徴とする直列入出
力メモリ装置。
【請求項１２】多数のカウント手段により発生される
クロック信号の内の最終のカウント手段により発生され
るクロック信号によって決定される周波数のもとにデー
タビットを伝送するシフトレジスタメモリ手段を備えて
いる請求項１１に記載の直列入出力メモリ装置。
【請求項１３】モード選択手段が、システムクロック信号と感知信号との論理的組合せによ
って第１中間信号を発生する第１ゲート手段と、前記感知信号、前記システムクロック信号、及び前段の
カウント手段からのクロック信号をそれぞれ反転して反
転感知信号、反転システムクロック信号、及び反転クロ
ック信号を供給する反転手段と、該反転感知信号と前記前段のカウント手段からのクロッ
ク信号との論理的組合せによって第２中間信号を発生す
る第２ゲート手段と、該反転感知信号と該反転クロック信号との論理的組合せ
によって第３中間信号を発生する第３ゲート手段と、前記感知信号と該反転システムクロック信号との論理的
組合せによって第４中間信号を発生する第４ゲート手段
と、該第１及び第２中間信号の論理的組合せによって、モー
ド信号をなす第１信号を発生する第５ゲート手段と、該第３及び第４中間信号の論理的組合せによって、該第
１信号に対して相補的なパルスをもつ、モード信号をな
す第２信号を発生する第６ゲート手段と、から構成され
ている請求項１１に記載の直列入出力メモリ装置。
【請求項１４】モード選択手段から供給されるモード
信号にしたがって、後段のカウント手段から内部制御ク
ロック信号が発生されるようになっている請求項１１に
記載の直列入出力メモリ装置。
【請求項１５】モード選択手段から供給されるモード
信号にしたがって、モード選択手段によって前段のカウ
ント手段から分離されたモード選択手段以降の複数のカ
ウント手段により内部制御クロック信号が発生されるよ
うになっている請求項１１に記載の直列入出力メモリ装
置。
【請求項１６】モード選択手段が、システムクロック
信号と感知信号とを入力とし、該感知信号が第１論理状
態を示すとき、該システムクロック信号に対応する第１
のモード信号を発生する第１論理手段と、前記感知信号
と前段のカウント手段からのクロック信号とを入力と
し、該感知信号が前記第１論理状態と区別される第２論
理状態を示すとき、該前段のカウント手段からのクロッ
ク信号に対応する第２のモード信号を発生する第２論理
手段とを備えている請求項１１に記載の直列入出力メモ
リ装置。
【請求項１７】第２のモード信号が示されていないと
きに第１のモード信号を伝送し、第１のモード信号が示
されていないときに第２のモード信号を伝送する第３論
理手段を備えている請求項１６に記載の直列入出力メモ
リ装置。
【請求項１８】モード選択手段が、システムクロック
信号と感知信号とを入力とし、該感知信号が第１論理状
態を示すとき、該システムクロック信号に対応する第１
のモード信号を発生する第１論理手段と、前記感知信号
と前段のカウント手段からのクロック信号とを入力と
し、該感知信号が前記第１論理状態と区別される第２論
理状態を示すとき、該前段のカウント手段からのクロッ
ク信号に対応する第２のモード信号を発生する第２論理
手段とを備えている請求項１３に記載の直列入出力メモ
リ装置。
【請求項１９】第２のモード信号が示されていないと
きに第１のモード信号を伝送し、第１のモード信号が示
されていないときに第２のモード信号を伝送する第３論
理手段を備えている請求項１８に記載の直列入出力メモ
リ装置。
【請求項２０】モード選択手段が、システムクロック
信号と感知信号とを入力とし、該感知信号が第１論理状
態を示すとき、該システムクロック信号に対応する第１
のモード信号を発生する第１論理手段と、前記感知信号
と前段のカウント手段からのクロック信号とを入力と
し、該感知信号が前記第１論理状態と区別される第２論
理状態を示すとき、該前段のカウント手段からのクロッ
ク信号に対応する第２のモード信号を発生する第２論理
手段とを備えている請求項１５に記載の直列入出力メモ
リ装置。
【請求項２１】第２のモード信号が示されていないと
きに第１のモード信号を伝送し、第１のモード信号が示
されていないときに第２のモード信号を伝送する第３論
理手段を備えている請求項２０に記載の直列入出力メモ
リ装置。
【請求項２２】システムクロック信号の代わりに、モ
ード選択手段の前段のカウント手段より前にあるカウン
ト手段から出力されるクロック信号を用いている請求項
１１〜請求項２１のいずれかに記載の直列入出力メモリ
装置。