JPH08186486A - カウンタ回路およびカウンタ回路のテスト方法 - Google Patents
カウンタ回路およびカウンタ回路のテスト方法Info
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- JPH08186486A JPH08186486A JP6326139A JP32613994A JPH08186486A JP H08186486 A JPH08186486 A JP H08186486A JP 6326139 A JP6326139 A JP 6326139A JP 32613994 A JP32613994 A JP 32613994A JP H08186486 A JPH08186486 A JP H08186486A
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Abstract
(57)【要約】
【目的】 キャリー端子と次段のカウンタのイネーブル
端子との間の接続状態を含めてテストする場合に、テス
ト時間を短縮することが可能な、カウンタ回路とそのテ
スト方法を提供すること。 【構成】 複数のmビットカウンタ11,12,…のキャ
リー端子とイネーブル端子とを直列に接続して成る同期
式のカウンタ回路において、当該直列に接続されたmビ
ットカウンタ11,12,…のうち奇数段目のmビット
カウンタのイネーブル端子にのみ共通に接続された第1
のテスト端子と、同偶数段目のmビットカウンタのイネ
ーブル端子にのみ共通に接続された第2のテスト端子と
を独立に装備した。
端子との間の接続状態を含めてテストする場合に、テス
ト時間を短縮することが可能な、カウンタ回路とそのテ
スト方法を提供すること。 【構成】 複数のmビットカウンタ11,12,…のキャ
リー端子とイネーブル端子とを直列に接続して成る同期
式のカウンタ回路において、当該直列に接続されたmビ
ットカウンタ11,12,…のうち奇数段目のmビット
カウンタのイネーブル端子にのみ共通に接続された第1
のテスト端子と、同偶数段目のmビットカウンタのイネ
ーブル端子にのみ共通に接続された第2のテスト端子と
を独立に装備した。
Description
【0001】
【産業上の利用分野】本発明は、カウンタ回路に係り、
特に、テスト回路付きのカウンタ回路及びカウンタ回路
のテスト方法に関する。
特に、テスト回路付きのカウンタ回路及びカウンタ回路
のテスト方法に関する。
【0002】多ビットのカウンタ回路を構成する際に
は、比較的小ビット数(例えばビット数m=4程度)の
カウンタを、多数、縦続に接続して、所望ビット数のカ
ウンタ回路を形成する方法が一般に用いられている。
は、比較的小ビット数(例えばビット数m=4程度)の
カウンタを、多数、縦続に接続して、所望ビット数のカ
ウンタ回路を形成する方法が一般に用いられている。
【0003】このような構成の多ビットカウンタ回路に
おいては、動作チェックを行なう際に、短いテストパタ
ンを使用して動作チェックを行なうことができるととも
に、この際、段間の接続状態を含めて、テストを行なえ
るものであることが要求されている。
おいては、動作チェックを行なう際に、短いテストパタ
ンを使用して動作チェックを行なうことができるととも
に、この際、段間の接続状態を含めて、テストを行なえ
るものであることが要求されている。
【0004】
【従来の技術】図2は、従来の多ビットカウンタ回路を
示したものであって、m(mは4程度の整数)ビットの
同期カウンタ1を2n(n=1,2,・・・)個縦続に
接続して、2nmビットのカウンタを構成した場合を例
示している。
示したものであって、m(mは4程度の整数)ビットの
同期カウンタ1を2n(n=1,2,・・・)個縦続に
接続して、2nmビットのカウンタを構成した場合を例
示している。
【0005】図2において、カウンタ511,512,…,
512nは、それぞれのクロック(CLK)端子に同一ク
ロック信号を接続し、各カウンタのキャリー(CARR
Y)出力を、オア回路521,522,…, 522n-1を介し
て順次、次段のカウンタのイネーブル(ENABLE)
端子に接続した構成を有している。各カウンタはリセッ
ト(RESET)端子に同一リセット信号を接続される
とともに、初段のカウンタのイネーブル端子に固定入力
を接続され、次段以下の各カウンタのイネーブル端子
に、それぞれオア回路を介して、テスト(TEST)入
力を接続されている。固定入力には、常時、固定的にハ
イレベル(HI)が与えられ、各テスト端子には、テス
ト時、固定的にHIが与えられる。
512nは、それぞれのクロック(CLK)端子に同一ク
ロック信号を接続し、各カウンタのキャリー(CARR
Y)出力を、オア回路521,522,…, 522n-1を介し
て順次、次段のカウンタのイネーブル(ENABLE)
端子に接続した構成を有している。各カウンタはリセッ
ト(RESET)端子に同一リセット信号を接続される
とともに、初段のカウンタのイネーブル端子に固定入力
を接続され、次段以下の各カウンタのイネーブル端子
に、それぞれオア回路を介して、テスト(TEST)入
力を接続されている。固定入力には、常時、固定的にハ
イレベル(HI)が与えられ、各テスト端子には、テス
ト時、固定的にHIが与えられる。
【0006】図2に示されたカウンタ回路は、通常の動
作時には、テスト入力をローレベル(LO)とすること
によって、1段目のカウンタ511 から、クロック入力
によってカウント動作を開始する。カウンタ511 が、
mビットすべてカウントアップすると、キャリー出力が
HIとなり、この期間だけ次段のカウンタ512 が、1
ビットカウントアップする。
作時には、テスト入力をローレベル(LO)とすること
によって、1段目のカウンタ511 から、クロック入力
によってカウント動作を開始する。カウンタ511 が、
mビットすべてカウントアップすると、キャリー出力が
HIとなり、この期間だけ次段のカウンタ512 が、1
ビットカウントアップする。
【0007】引き続いて、カウンタ512 がmビットす
べてカウントアップすると、キャリー出力がHIとな
り、さらに次段のカウンタが動作を開始する。以下、同
様にして各カウンタが、順次、mビットすべてのカウン
トを行なったとき、次段のカウンタがカウントを行なう
動作を繰り返し、最後にカウンタ512nがmビットすべ
てカウントしたとき、2nmビットのカウントが終了し
て、各カウンタ511,512,…, 512nから、それぞれ
1〜m,m+1〜2m,…,(2n−1)m+1〜2n
mビットの出力を発生することができる。
べてカウントアップすると、キャリー出力がHIとな
り、さらに次段のカウンタが動作を開始する。以下、同
様にして各カウンタが、順次、mビットすべてのカウン
トを行なったとき、次段のカウンタがカウントを行なう
動作を繰り返し、最後にカウンタ512nがmビットすべ
てカウントしたとき、2nmビットのカウントが終了し
て、各カウンタ511,512,…, 512nから、それぞれ
1〜m,m+1〜2m,…,(2n−1)m+1〜2n
mビットの出力を発生することができる。
【0008】図2に示されたカウンタ回路の動作テスト
を行なう際に、このカウンタ回路のすべてのビットの出
力をテストするためには、2nmビットからなる22nm
個のテストパタンを使用しなければならず、スト時間が
長くなる。そこで、従来は、テスト入力を使用して、各
mビットカウンタを分割した状態でテストする方法が用
いられている。
を行なう際に、このカウンタ回路のすべてのビットの出
力をテストするためには、2nmビットからなる22nm
個のテストパタンを使用しなければならず、スト時間が
長くなる。そこで、従来は、テスト入力を使用して、各
mビットカウンタを分割した状態でテストする方法が用
いられている。
【0009】図2において、テスト入力をHIにする
と、各カウンタンタ511,512,…,512nは、すべて
独立に同時にカウントアップされる。従って、各カウン
タンタ511,512,…, 512nの動作テストを、mビッ
トのカウントで行なうことができ、この際必要なテスト
パタンとしては、mビットからなる、52m 個のパタン
を用意すればよい。
と、各カウンタンタ511,512,…,512nは、すべて
独立に同時にカウントアップされる。従って、各カウン
タンタ511,512,…, 512nの動作テストを、mビッ
トのカウントで行なうことができ、この際必要なテスト
パタンとしては、mビットからなる、52m 個のパタン
を用意すればよい。
【0010】
【発明が解決しようとする課題】図2に示された従来の
カウンタ回路では、テスト入力を用いることによって、
短時間で、各カウンタの動作テストを行なうことができ
る。しかしながら、このテスト方法によった場合、各段
のカウンタのキャリー端子と次段のカウンタのイネーブ
ル端子との間の接続をテストすることができないので、
この部分を含めてテストを行なおうとする場合には、従
来と同様に、2nmビットのカウントを行なわなければ
ならなず、従って、テスト時間が長くなることを避けら
れないという問題がある。
カウンタ回路では、テスト入力を用いることによって、
短時間で、各カウンタの動作テストを行なうことができ
る。しかしながら、このテスト方法によった場合、各段
のカウンタのキャリー端子と次段のカウンタのイネーブ
ル端子との間の接続をテストすることができないので、
この部分を含めてテストを行なおうとする場合には、従
来と同様に、2nmビットのカウントを行なわなければ
ならなず、従って、テスト時間が長くなることを避けら
れないという問題がある。
【0011】これに対して、特開平3−76314号公
報においては、テスト対象カウンタの前段のカウンタに
与えるリセット信号とクロックを制御して、テスト対象
カウンタのキャリーインをHIまたはLOレベルにし、
前段のカウンタ以外のカウンタに対するリセット信号を
すべてHIにした状態で、テスト対象カウンタの出力の
すべての場合について、ホールド時とカウント時の出力
値をチェックすることによって、カウンタの動作状態を
テストすることが記載されている。しかしながら、この
ような方法では、テスト用回路が複雑になるだけでな
く、各段のカウンタのキャリー端子と次段のカウンタの
イネーブル端子との間の接続をテストすることはできな
いという問題がある。
報においては、テスト対象カウンタの前段のカウンタに
与えるリセット信号とクロックを制御して、テスト対象
カウンタのキャリーインをHIまたはLOレベルにし、
前段のカウンタ以外のカウンタに対するリセット信号を
すべてHIにした状態で、テスト対象カウンタの出力の
すべての場合について、ホールド時とカウント時の出力
値をチェックすることによって、カウンタの動作状態を
テストすることが記載されている。しかしながら、この
ような方法では、テスト用回路が複雑になるだけでな
く、各段のカウンタのキャリー端子と次段のカウンタの
イネーブル端子との間の接続をテストすることはできな
いという問題がある。
【0012】また、特開平3−96013号公報におい
ては、多段同期カウンタを構成するNビットの被試験カ
ウンタ回路の試験時、ロード信号発生回路からロード信
号を与えて被試験カウンタ回路を初期化して、クロック
信号によってカウントアップし、被試験カウンタ回路の
カウント出力をテスト用入力データ発生回路にフィード
バックして、テスト用入力データ発生回路からテスト用
信号を被試験カウンタ回路に送出することによって、カ
ウントアップテストを行なうことが記載されている。し
かしながら、この場合も、テスト用回路が複雑になるだ
けでなく、各段のカウンタのキャリー端子と次段のカウ
ンタのイネーブル端子との間の接続をテストすることは
できないという問題がある。
ては、多段同期カウンタを構成するNビットの被試験カ
ウンタ回路の試験時、ロード信号発生回路からロード信
号を与えて被試験カウンタ回路を初期化して、クロック
信号によってカウントアップし、被試験カウンタ回路の
カウント出力をテスト用入力データ発生回路にフィード
バックして、テスト用入力データ発生回路からテスト用
信号を被試験カウンタ回路に送出することによって、カ
ウントアップテストを行なうことが記載されている。し
かしながら、この場合も、テスト用回路が複雑になるだ
けでなく、各段のカウンタのキャリー端子と次段のカウ
ンタのイネーブル端子との間の接続をテストすることは
できないという問題がある。
【0013】
【発明の目的】本発明は、上記従来例の有する不都合を
改善し、特に、キャリー端子と次段のカウンタのイネー
ブル端子との間の接続状態を含めてテストする場合に、
テスト時間を短縮することが可能な、カウンタ回路とそ
のテスト方法を提供することを目的としている。
改善し、特に、キャリー端子と次段のカウンタのイネー
ブル端子との間の接続状態を含めてテストする場合に、
テスト時間を短縮することが可能な、カウンタ回路とそ
のテスト方法を提供することを目的としている。
【0014】
【課題を解決するための手段】請求項1記載の発明で
は、複数のmビットカウンタのキャリー端子とイネーブ
ル端子とを直列に接続して成る同期式のカウンタ回路に
おいて、当該直列に接続されたmビットカウンタのうち
奇数段目のmビットカウンタのイネーブル端子にのみ共
通に接続された第1のテスト端子と、同偶数段目のmビ
ットカウンタのイネーブル端子にのみ共通に接続された
第2のテスト端子とを独立に装備した、という構成を採
っている。ここで、奇数段目のmビットカウンタを第2
のテスト端子に接続し、偶数段目のmビットカウンタが
第1のテスト端子に接続する構成としても良い。
は、複数のmビットカウンタのキャリー端子とイネーブ
ル端子とを直列に接続して成る同期式のカウンタ回路に
おいて、当該直列に接続されたmビットカウンタのうち
奇数段目のmビットカウンタのイネーブル端子にのみ共
通に接続された第1のテスト端子と、同偶数段目のmビ
ットカウンタのイネーブル端子にのみ共通に接続された
第2のテスト端子とを独立に装備した、という構成を採
っている。ここで、奇数段目のmビットカウンタを第2
のテスト端子に接続し、偶数段目のmビットカウンタが
第1のテスト端子に接続する構成としても良い。
【0015】請求項2記載の発明では、キャリー端子が
オア回路の一方の入力端子に接続され、イネーブル端子
が当該オア回路の出力端子と接続されると共に、第1又
は第2のテスト端子を当該オア回路の他方の入力端子に
接続した、という構成を採っている。
オア回路の一方の入力端子に接続され、イネーブル端子
が当該オア回路の出力端子と接続されると共に、第1又
は第2のテスト端子を当該オア回路の他方の入力端子に
接続した、という構成を採っている。
【0016】請求項3記載の発明では、上記構成のカウ
ンタ回路において、第1のテスト端子をハイレベルに設
定し、奇数段目のmビットカウンタが少なくともmビッ
ト分のカウントを終了した後、第1のテスト端子をロウ
レベルに設定し、次に第2のテスト端子をハイレベルに
設定して偶数段目のmビットカウンタにmビット分のカ
ウントを実行させる、という方法を採っている。ここ
で、先に第2のテスト端子をハイレベルに設定し、その
後に第1のテスト端子をハイレベルに設定するという方
法を採っても良い。
ンタ回路において、第1のテスト端子をハイレベルに設
定し、奇数段目のmビットカウンタが少なくともmビッ
ト分のカウントを終了した後、第1のテスト端子をロウ
レベルに設定し、次に第2のテスト端子をハイレベルに
設定して偶数段目のmビットカウンタにmビット分のカ
ウントを実行させる、という方法を採っている。ここ
で、先に第2のテスト端子をハイレベルに設定し、その
後に第1のテスト端子をハイレベルに設定するという方
法を採っても良い。
【0017】これらにより、前述した目標を達成しよう
とするものである。
とするものである。
【0018】
【作用】カウンタ回路は、第1段のカウンタのイネーブ
ル端子における固定入力として、常時、HIが与えられ
ている。通常時は、各mビットカウンタに同一のクロッ
クを与えて、同期して動作させることによって、多ビッ
トのカウントを行なう。
ル端子における固定入力として、常時、HIが与えられ
ている。通常時は、各mビットカウンタに同一のクロッ
クを与えて、同期して動作させることによって、多ビッ
トのカウントを行なう。
【0019】テスト時には、先ず第1のテスト端子をH
Iにして、各奇数段目のmビットカウンタについて、少
なくともm+1ビットのカウントを行なわせる。各奇数
番目のmビットカウンタがmビット分のカウントを終了
すると桁溢れが生じるためキャリー端子から出力された
キャリー信号が次段カウンタのイネーブル端子に入力さ
れる。このキャリー信号の入力を受けたカウンタはテス
トの対象となっていないため、このカウンタの出力を検
査すればキャリー信号が有効に入力されたことが判断さ
れる。従って、本段階で奇数段目のmビットカウンタの
動作と、各奇数段目のmビットカウンタのキャリー端子
と、次段のmビットカウンタのイネーブル端子との間の
接続を、テストすることができる。
Iにして、各奇数段目のmビットカウンタについて、少
なくともm+1ビットのカウントを行なわせる。各奇数
番目のmビットカウンタがmビット分のカウントを終了
すると桁溢れが生じるためキャリー端子から出力された
キャリー信号が次段カウンタのイネーブル端子に入力さ
れる。このキャリー信号の入力を受けたカウンタはテス
トの対象となっていないため、このカウンタの出力を検
査すればキャリー信号が有効に入力されたことが判断さ
れる。従って、本段階で奇数段目のmビットカウンタの
動作と、各奇数段目のmビットカウンタのキャリー端子
と、次段のmビットカウンタのイネーブル端子との間の
接続を、テストすることができる。
【0020】その後、第1のテスト端子をロウレベルに
設定し、続いて第2のテスト端子BをHIに設定する
と、各偶数段目のmビットカウンタについて、少なくと
もm+1ビット分のカウントが行なわれる。そして、上
述と同様に偶数段目のmビットカウンタの動作と、各偶
数段目のmビットカウンタのキャリー端子と、次段のm
ビットカウンタのイネーブル端子との間の接続を、テス
トすることができる。
設定し、続いて第2のテスト端子BをHIに設定する
と、各偶数段目のmビットカウンタについて、少なくと
もm+1ビット分のカウントが行なわれる。そして、上
述と同様に偶数段目のmビットカウンタの動作と、各偶
数段目のmビットカウンタのキャリー端子と、次段のm
ビットカウンタのイネーブル端子との間の接続を、テス
トすることができる。
【0021】
【実施例】次に本発明について、図面を参照して説明す
る。図1は本発明の一実施例を示したものである。図1
に示されたカウンタ回路は、図2に示されたカウンタ回
路と比較して、テスト用として、オア回路を介して奇数
番目のカウンタ13,…, 12n-1に接続された第1のテス
ト端子TEST_Aと、オア回路を介して偶数番目のカ
ウンタ12,…, 12nに接続された第2のテスト端子てT
EST_Bとを有している点が異なっている。
る。図1は本発明の一実施例を示したものである。図1
に示されたカウンタ回路は、図2に示されたカウンタ回
路と比較して、テスト用として、オア回路を介して奇数
番目のカウンタ13,…, 12n-1に接続された第1のテス
ト端子TEST_Aと、オア回路を介して偶数番目のカ
ウンタ12,…, 12nに接続された第2のテスト端子てT
EST_Bとを有している点が異なっている。
【0022】図1に示されたカウンタ回路における、通
常時の動作は、図2に示された従来のカウンタ回路と同
様である。図1に示されたカウンタ回路において、動作
テストを行なう場合には、最初、テスト端子AをHIと
し、テスト端子BをLOとして、カウントを行なう。こ
の状態では、(11,12 ),(13,14 ),…,(1
2n-1, 12n)のように、各奇数段目のmビットカウンタ
と、次段の偶数段目のmビットカウンタとが、それぞれ
組になって縦続にカウントアップし、2mビットカウン
タとして動作テストが行なわれる。
常時の動作は、図2に示された従来のカウンタ回路と同
様である。図1に示されたカウンタ回路において、動作
テストを行なう場合には、最初、テスト端子AをHIと
し、テスト端子BをLOとして、カウントを行なう。こ
の状態では、(11,12 ),(13,14 ),…,(1
2n-1, 12n)のように、各奇数段目のmビットカウンタ
と、次段の偶数段目のmビットカウンタとが、それぞれ
組になって縦続にカウントアップし、2mビットカウン
タとして動作テストが行なわれる。
【0023】すなわちこの場合は、各カウンタの動作を
チェックするとともに、各奇数段目のmビットカウンタ
のキャリー端子と、次段の偶数段目のmビットカウンタ
のイネーブル端子との間の接続をチェックすることがで
きる。
チェックするとともに、各奇数段目のmビットカウンタ
のキャリー端子と、次段の偶数段目のmビットカウンタ
のイネーブル端子との間の接続をチェックすることがで
きる。
【0024】次にテスト端子BをHIとし、テスト端子
AをLOとして、カウントを行なう。この状態では、
(12,13 ), (14,15 ),…,(12n-2, 22n-1)
のように、各偶数段目のmビットカウンタと、次段の奇
数段目のmビットカウンタとが、それぞれ組になって縦
続にカウントアップし、2mビットカウンタとして動作
テストが行なわれる。
AをLOとして、カウントを行なう。この状態では、
(12,13 ), (14,15 ),…,(12n-2, 22n-1)
のように、各偶数段目のmビットカウンタと、次段の奇
数段目のmビットカウンタとが、それぞれ組になって縦
続にカウントアップし、2mビットカウンタとして動作
テストが行なわれる。
【0025】すなわちこの場合は、各カウンタの動作を
チェックするとともに、各偶数段目のmビットカウンタ
のキャリー端子と、次段の奇数段目のmビットカウンタ
のイネーブル端子との間の接続をチェックすることがで
きる。
チェックするとともに、各偶数段目のmビットカウンタ
のキャリー端子と、次段の奇数段目のmビットカウンタ
のイネーブル端子との間の接続をチェックすることがで
きる。
【0026】このようにして、図2の回路において、テ
スト端子A,Bを交互にHIにすることにより、2n段
のmビットカウンタの動作をチェックするとともに、各
キャリー端子と次段のイネーブル端子間の接続を、チェ
ックすることができる。このとき必要とするテストパタ
ン数は、テスト端子AがHIのとき2mビットのテスト
パタンを22m個、テスト端子BがHIのとき2mビット
のテストパタンを22m個である。従って、2mビットの
テストパタンを22m+1個用意することによって、2n段
のmビットカウンタからなる、多ビットカウンタのテス
トを行なうことができる。また、同一のmビットカウン
タについて2回動作テストが実施されると共に、キャリ
ー信号の導通についても複数回のテストが実施されるの
で、信頼性の高いテストを行うことができる。
スト端子A,Bを交互にHIにすることにより、2n段
のmビットカウンタの動作をチェックするとともに、各
キャリー端子と次段のイネーブル端子間の接続を、チェ
ックすることができる。このとき必要とするテストパタ
ン数は、テスト端子AがHIのとき2mビットのテスト
パタンを22m個、テスト端子BがHIのとき2mビット
のテストパタンを22m個である。従って、2mビットの
テストパタンを22m+1個用意することによって、2n段
のmビットカウンタからなる、多ビットカウンタのテス
トを行なうことができる。また、同一のmビットカウン
タについて2回動作テストが実施されると共に、キャリ
ー信号の導通についても複数回のテストが実施されるの
で、信頼性の高いテストを行うことができる。
【0027】ここで、本実施例では、2つのmビットカ
ウンタを組にして2mビット分のテストを行うようにし
たが、少なくともm+1ビット分のテストを行えば桁溢
れが生じキャリー端子とイネーブル端子間のテストが実
施できるので、そのようにしても良い。かかる場合、テ
スト時間をより短縮することができる。また、第1のテ
スト端子を偶数段目のmビットカウンタに接続し、第2
のテスト端子を奇数段目のmビットカウンタに接続する
ようにしても良い。また、第2のテスト端子について先
にテストを実施しても良い。
ウンタを組にして2mビット分のテストを行うようにし
たが、少なくともm+1ビット分のテストを行えば桁溢
れが生じキャリー端子とイネーブル端子間のテストが実
施できるので、そのようにしても良い。かかる場合、テ
スト時間をより短縮することができる。また、第1のテ
スト端子を偶数段目のmビットカウンタに接続し、第2
のテスト端子を奇数段目のmビットカウンタに接続する
ようにしても良い。また、第2のテスト端子について先
にテストを実施しても良い。
【0028】
【発明の効果】本発明は、以上のように構成され機能す
るので、比較的小ビット数のカウンタを、多数、縦続に
接続して、所望ビット数のカウンタを形成する場合に、
テスト端子を2つ用意して、各カウンタを隣接する2個
のカウンタの組み合わせに分割し、2個のカウンタの組
み合わせを変えて、カウントさせることによって、各カ
ウンタをテストすると同時に、各カウンタのキャリー端
子と次段のカウンタのイネーブル端子との間の接続をす
べてテストすることができる。
るので、比較的小ビット数のカウンタを、多数、縦続に
接続して、所望ビット数のカウンタを形成する場合に、
テスト端子を2つ用意して、各カウンタを隣接する2個
のカウンタの組み合わせに分割し、2個のカウンタの組
み合わせを変えて、カウントさせることによって、各カ
ウンタをテストすると同時に、各カウンタのキャリー端
子と次段のカウンタのイネーブル端子との間の接続をす
べてテストすることができる。
【0029】少なくともm+1ビットのカウントを2回
行なわせることによって、各mビットカウンタの動作
と、各mビットカウンタのキャリー端子と次段のmビッ
トカウンタのイネーブル端子間の接続をテストすること
ができ、これがため、短いテストパタンで確実にテスト
を行なうことができ、テスト時間を短縮することができ
るという、従来にない優れたカウンタ回路およびそのテ
スト方法を提供することができる。
行なわせることによって、各mビットカウンタの動作
と、各mビットカウンタのキャリー端子と次段のmビッ
トカウンタのイネーブル端子間の接続をテストすること
ができ、これがため、短いテストパタンで確実にテスト
を行なうことができ、テスト時間を短縮することができ
るという、従来にない優れたカウンタ回路およびそのテ
スト方法を提供することができる。
【図1】本発明の一実施例のブロック図である。
【図2】従来の多ビットカウンタ回路のブロック図であ
る。
る。
11,12,13,…,12n-2, 12n-1, 12n mビット同期
カウンタ 21,22,…,22n-3, 12n-2, 12n-1 オア回路
カウンタ 21,22,…,22n-3, 12n-2, 12n-1 オア回路
Claims (3)
- 【請求項1】 複数のmビットカウンタのキャリー端子
とイネーブル端子とを直列に接続して成る同期式のカウ
ンタ回路において、 前記直列に接続されたmビットカウンタのうち奇数段目
のmビットカウンタのイネーブル端子にのみ共通に接続
された第1のテスト端子と、同偶数段目のmビットカウ
ンタのイネーブル端子にのみ共通に接続された第2のテ
スト端子とを独立に装備したことを特徴とするカウンタ
回路。 - 【請求項2】 前記キャリー端子がオア回路の一方の入
力端子に接続され、前記イネーブル端子が当該オア回路
の出力端子と接続されると共に、前記第1又は第2のテ
スト端子を当該オア回路の他方の入力端子に接続したこ
とを特徴とする請求項1記載のカウンタ回路。 - 【請求項3】 請求項1又は2記載のカウンタ回路にお
いて、 第1のテスト端子をハイレベルに設定し、奇数段目のm
ビットカウンタが少なくともm+1ビット分のカウント
を終了した後、第1のテスト端子をロウレベルに設定
し、次に第2のテスト端子をハイレベルに設定して偶数
段目のmビットカウンタにm+1ビット分のカウントを
実行させることを特徴としたカウンタ回路のテスト方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6326139A JPH08186486A (ja) | 1994-12-27 | 1994-12-27 | カウンタ回路およびカウンタ回路のテスト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6326139A JPH08186486A (ja) | 1994-12-27 | 1994-12-27 | カウンタ回路およびカウンタ回路のテスト方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08186486A true JPH08186486A (ja) | 1996-07-16 |
Family
ID=18184492
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6326139A Pending JPH08186486A (ja) | 1994-12-27 | 1994-12-27 | カウンタ回路およびカウンタ回路のテスト方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08186486A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10608643B2 (en) | 2017-09-05 | 2020-03-31 | Kabushiki Kaisha Toshiba | Semiconductor device including integrated circuit of flip-flops and switches |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59115621A (ja) * | 1982-12-22 | 1984-07-04 | Toshiba Corp | 論理回路 |
JPH04351118A (ja) * | 1991-05-29 | 1992-12-04 | Sharp Corp | カウンタ回路 |
-
1994
- 1994-12-27 JP JP6326139A patent/JPH08186486A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59115621A (ja) * | 1982-12-22 | 1984-07-04 | Toshiba Corp | 論理回路 |
JPH04351118A (ja) * | 1991-05-29 | 1992-12-04 | Sharp Corp | カウンタ回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10608643B2 (en) | 2017-09-05 | 2020-03-31 | Kabushiki Kaisha Toshiba | Semiconductor device including integrated circuit of flip-flops and switches |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980203 |