JPH04181595A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH04181595A JPH04181595A JP2309603A JP30960390A JPH04181595A JP H04181595 A JPH04181595 A JP H04181595A JP 2309603 A JP2309603 A JP 2309603A JP 30960390 A JP30960390 A JP 30960390A JP H04181595 A JPH04181595 A JP H04181595A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- word
- semiconductor memory
- circuit
- word configuration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 230000000717 retained effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特に複数のワード構成を
有する半導体メモリにおけるワード構成切換え方法に関
する。
有する半導体メモリにおけるワード構成切換え方法に関
する。
従来、この種の半導体メモリは、総記憶容量が同一で複
数のワード構成の半導体メモリを製品化する場合、各々
のワード構成の製品機能を満足する回路を同一ペレット
上に配置しておき、ボンディングやマスクの切換えによ
ってワード構成を換えるという方法がとられている。
数のワード構成の半導体メモリを製品化する場合、各々
のワード構成の製品機能を満足する回路を同一ペレット
上に配置しておき、ボンディングやマスクの切換えによ
ってワード構成を換えるという方法がとられている。
ボンディングによるワード構成切換えの一従来例を第６
図および第７図を用いて説明する。
図および第７図を用いて説明する。
第７図に示すように、ボンディングの切換えを行ない、
第６図の端子Ｂ。をＶＣＣあるいはＧＮＤに接続するこ
とによりワード構成を決定する。
第６図の端子Ｂ。をＶＣＣあるいはＧＮＤに接続するこ
とによりワード構成を決定する。
端子Ｍｏｄｅ３がＨｉ ｇ ｈレベル“１”ならばワー
ド構成は×１構成となり、Ｌｏｗレベル“０”ならば×
４構成となる。
ド構成は×１構成となり、Ｌｏｗレベル“０”ならば×
４構成となる。
上述した従来の半導体メモリは、拡散工程もしくは組立
工程でワード構成を決定するため、複数のワード構成を
有する半導体メモリの場合、その工程管理が複雑になる
上、開発時においてはその工数のため各々のワード構成
の製品の立上げに時間がかかるという欠点がある。
工程でワード構成を決定するため、複数のワード構成を
有する半導体メモリの場合、その工程管理が複雑になる
上、開発時においてはその工数のため各々のワード構成
の製品の立上げに時間がかかるという欠点がある。
また、半導体メモリにおいて複数ビットの一致、不一致
を検出する複数ビット並列テスト機能を有する半導体メ
モリの場合、ワード構成が×１構成の場合に比べ、×４
構成等の構成をとった場合では一致・不一致をテストす
るビット数が少ないため検出能力が低下するという欠点
がある。
を検出する複数ビット並列テスト機能を有する半導体メ
モリの場合、ワード構成が×１構成の場合に比べ、×４
構成等の構成をとった場合では一致・不一致をテストす
るビット数が少ないため検出能力が低下するという欠点
がある。
本発明の半導体メモリは、複数のワード構成を満足する
回路を有する半導体メモリであって、任意の入力ピンに
任意の信号を印加した場合に、その印加電圧を判定する
信号判定回路と、信号判定回路の出力を受けてワード構
成を決定するワード構成決定回路と、ワード構成を制御
する信号をラッチするワード構成ラッチ回路を有してい
る。
回路を有する半導体メモリであって、任意の入力ピンに
任意の信号を印加した場合に、その印加電圧を判定する
信号判定回路と、信号判定回路の出力を受けてワード構
成を決定するワード構成決定回路と、ワード構成を制御
する信号をラッチするワード構成ラッチ回路を有してい
る。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路構成図、第２図は
ワード構成決定回路の一実施例を示す回路図、第３図は
ワード構成ラッチ回路の一実施例を示す回路図である。
ワード構成決定回路の一実施例を示す回路図、第３図は
ワード構成ラッチ回路の一実施例を示す回路図である。
パワーオン以前に、任意の入力ピンＰ１あるいはＰ２（
もしくはＰ、、Ｐ２共）に通常のサイクル幅以上（１０
マイクロ秒以上）の信号幅を持つ信号を印加する。印加
されたことによりその信号幅を判定する信号判定回路の
出力φ１．φ２にＨｉ ｇ ｈレベルまたはＬｏｗレベ
ルの信号が発生しワード構成決定回路によりφ３．φ４
にＨｉｇｈ−Ｈｉｇｈ。
もしくはＰ、、Ｐ２共）に通常のサイクル幅以上（１０
マイクロ秒以上）の信号幅を持つ信号を印加する。印加
されたことによりその信号幅を判定する信号判定回路の
出力φ１．φ２にＨｉ ｇ ｈレベルまたはＬｏｗレベ
ルの信号が発生しワード構成決定回路によりφ３．φ４
にＨｉｇｈ−Ｈｉｇｈ。
Ｈｉｇｈ−Ｌｏｗ、Ｌｏｗ−Ｈｉｇｈの３パターンの出
力が得られる。ワード構成ラッチ回路は、第３図に示す
ようにパワーオン時にφ３をラッチする。
力が得られる。ワード構成ラッチ回路は、第３図に示す
ようにパワーオン時にφ３をラッチする。
−度ラッチされたφ３のレベルはパワーオン後入力ピン
Ｐ１およびφ１に印加もしくはノイズがのることがあっ
てもワード構成ラッチ回路により保持される。そのため
パワーオフ時までワード構成が変化することはない。
Ｐ１およびφ１に印加もしくはノイズがのることがあっ
てもワード構成ラッチ回路により保持される。そのため
パワーオフ時までワード構成が変化することはない。
ワード構成ラッチ回路によりラッチされたφ３゜φ４は
それぞれｍｏｄｅ １ 、 ｍｏｄｅ ２へ伝達され内
部回路を各ワード構成にあわせ制御する。ｍｏｄｅ １
およびｍｏｄｅ ２による内部回路のワード構成の一実
施例を第５図に示す。
それぞれｍｏｄｅ １ 、 ｍｏｄｅ ２へ伝達され内
部回路を各ワード構成にあわせ制御する。ｍｏｄｅ １
およびｍｏｄｅ ２による内部回路のワード構成の一実
施例を第５図に示す。
本発明の第２の実施例として第４図に示すように任意の
信号幅を持った信号を印加するかわりにＶｃｃレベル以
上の電圧を印加してワード構成の切換えを行なう方法も
ある。この場合の回路構成は上述した信号幅により信号
を判定する信号判定回路のかわりに印加電圧を判定する
スーパーボルテイジ判定回路をその一構成要素とする。
信号幅を持った信号を印加するかわりにＶｃｃレベル以
上の電圧を印加してワード構成の切換えを行なう方法も
ある。この場合の回路構成は上述した信号幅により信号
を判定する信号判定回路のかわりに印加電圧を判定する
スーパーボルテイジ判定回路をその一構成要素とする。
以上、説明したように本発明は任意の入力ピンに印加さ
れる任意の信号を判定して複数あるワード構成の切換え
を行なうことにより、半導体メモリの製品立上げの工数
を削減し、製造工程における管理の複雑化を防ぐという
効果がある。
れる任意の信号を判定して複数あるワード構成の切換え
を行なうことにより、半導体メモリの製品立上げの工数
を削減し、製造工程における管理の複雑化を防ぐという
効果がある。
また複数ビットの一致・不一致の検出する複数ビット並
列テスト機能を有する場合常に×１構成としてテストを
行ない検出能力を向上させる効果がある。
列テスト機能を有する場合常に×１構成としてテストを
行ない検出能力を向上させる効果がある。
第１図は本発明の一実施例を示す回路構成図、第２図は
ワード構成決定回路の一実施例を示す回路図、第３図は
ワード構成ラッチ回路の一実施例を示す回路図、第４図
は本発明の第２の実施例を示す回路構成図、第５図はワ
ード構成の一実施例を示す図、第６図は従来例を示す回
路図、第７図は従来のワード構成の一例を示す図である
。 Ｐｌ、Ｐ２．Ｐ’ ＋、Ｐ’ ２・・・・・・入力ピン
、φ１〜φ９．φ′１〜φ′４・・・・・・出力信号、
１１〜工、・・・・・・インバータ回路、ＩＮＩ〜ＩＮ
３・・・・・・ＮＡＮＤ回路、Ｉｏｎ、Ｉｏｚ−・・・
ＮＯＲ回路、ｍｏｄｅ １〜ｍｏｄｅ ３−・・・ワー
ド構成制御信号、Ｂｏ・・・・・・入力ピン。 代理人 弁理士 内 原 音 第１図 第２図 釘４図
ワード構成決定回路の一実施例を示す回路図、第３図は
ワード構成ラッチ回路の一実施例を示す回路図、第４図
は本発明の第２の実施例を示す回路構成図、第５図はワ
ード構成の一実施例を示す図、第６図は従来例を示す回
路図、第７図は従来のワード構成の一例を示す図である
。 Ｐｌ、Ｐ２．Ｐ’ ＋、Ｐ’ ２・・・・・・入力ピン
、φ１〜φ９．φ′１〜φ′４・・・・・・出力信号、
１１〜工、・・・・・・インバータ回路、ＩＮＩ〜ＩＮ
３・・・・・・ＮＡＮＤ回路、Ｉｏｎ、Ｉｏｚ−・・・
ＮＯＲ回路、ｍｏｄｅ １〜ｍｏｄｅ ３−・・・ワー
ド構成制御信号、Ｂｏ・・・・・・入力ピン。 代理人 弁理士 内 原 音 第１図 第２図 釘４図
Claims (3)
- （１）複数のワード構成を有する半導体メモリにおいて
、任意の入力ピンに印加される任意の信号を判定する信
号判定回路と、前記信号判定回路の出力レベルにより内
部回路を各ワード構成にあわせて制御するための信号を
発生するワード構成決定回路と、前記ワード−構成決定
回路より発生した信号をラッチするワード構成ラッチ回
路とを含むことを特徴とする半導体メモリ。 - （２）前記入力ピンは前記半導体メモリの動作制御用の
外部入力ピンを使用することを特徴とする請求項１の半
導体メモリ。 - （３）前記印加電圧は任意の信号幅を持ち、パワーオン
以前に印加されることを特徴とする請求項１又は２の半
導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2309603A JPH04181595A (ja) | 1990-11-15 | 1990-11-15 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2309603A JPH04181595A (ja) | 1990-11-15 | 1990-11-15 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04181595A true JPH04181595A (ja) | 1992-06-29 |
Family
ID=17995023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2309603A Pending JPH04181595A (ja) | 1990-11-15 | 1990-11-15 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04181595A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001057100A (ja) * | 1999-07-22 | 2001-02-27 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
-
1990
- 1990-11-15 JP JP2309603A patent/JPH04181595A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001057100A (ja) * | 1999-07-22 | 2001-02-27 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
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