JPS62289017A - 直列並列変換回路 - Google Patents
直列並列変換回路Info
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- JPS62289017A JPS62289017A JP13252586A JP13252586A JPS62289017A JP S62289017 A JPS62289017 A JP S62289017A JP 13252586 A JP13252586 A JP 13252586A JP 13252586 A JP13252586 A JP 13252586A JP S62289017 A JPS62289017 A JP S62289017A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、ディジタル論理回路に関し、特に直列並列変
換回路に関する。
換回路に関する。
従来、この種の直列並列変換回路は、７リツプフロツプ
（以下％％ｐＦ“で示す）で構成されており、通常Ｐ
ＦにはＤ型Ｆ’Ｆが使用されている。
（以下％％ｐＦ“で示す）で構成されており、通常Ｐ
ＦにはＤ型Ｆ’Ｆが使用されている。
従来の技術について、４ビツトの直列並列変換回路を例
にとって説明する。
にとって説明する。
従来、この種の直列並列変換回路は通常第３図に示す回
路が使われる。この第１の方法では並列出力Ｑｌ−Ｑ４
の状態を定めるのに４個のクロックパルスが必要であ！
Ｄ、Ｑｌ〜Ｑ４の状態の組合せは１６（−２’）通シと
なり、Ｑ１〜Ｑ４のすべての状態を作シ出すには、６４
（＝４Ｘ１６）個のクロックパルスが必要となる。
路が使われる。この第１の方法では並列出力Ｑｌ−Ｑ４
の状態を定めるのに４個のクロックパルスが必要であ！
Ｄ、Ｑｌ〜Ｑ４の状態の組合せは１６（−２’）通シと
なり、Ｑ１〜Ｑ４のすべての状態を作シ出すには、６４
（＝４Ｘ１６）個のクロックパルスが必要となる。
すなわち、ｎビットの直列並列変換回路では並列出力の
組合せのすべての状態を作シ出すには、（ｎＸ２”）個
のクロックパルスが必要となる。
組合せのすべての状態を作シ出すには、（ｎＸ２”）個
のクロックパルスが必要となる。
次に、クロックパルスを使用しない第２の方法は、第４
図に示す回路が使わ１しる。この回路では、クロックパ
ルスは必要としないが、並列出力の数と同数の並列入力
が必要となる。
図に示す回路が使わ１しる。この回路では、クロックパ
ルスは必要としないが、並列出力の数と同数の並列入力
が必要となる。
また、上述した方法では、第３図では直列入力より、第
４図では並列入力より、出力状態に対応するデータを入
力する必要がある。
４図では並列入力より、出力状態に対応するデータを入
力する必要がある。
上述した従来の直列並列変換回路は、並列出力のすべて
の状態を作シ出すためには、第１の方法では、クロック
パルスが多く必要となシ、第２の方法では、入力の数が
多く必要となる。また第１の方法、第２の方法の両方共
、並列出力の状態に対応するデータを入力しなければな
らない。特に、並列出力に周波数チー２９位置データ等
を出力し、演算回路制御回路等が接続された場合、並列
出力のすべての状態を作り接続される演算回路、制御回
路等の動作試験を行なう場合に、第１の方法では、多く
のクロックが必要となり試験時間が長くなり、第２の方
法では、試験のために別に入力を設ける必要があり、ま
た、第１の方法、第２の方法の両方共、出力状態に対応
する入力データを外部で作る必要があるという欠点があ
った。
の状態を作シ出すためには、第１の方法では、クロック
パルスが多く必要となシ、第２の方法では、入力の数が
多く必要となる。また第１の方法、第２の方法の両方共
、並列出力の状態に対応するデータを入力しなければな
らない。特に、並列出力に周波数チー２９位置データ等
を出力し、演算回路制御回路等が接続された場合、並列
出力のすべての状態を作り接続される演算回路、制御回
路等の動作試験を行なう場合に、第１の方法では、多く
のクロックが必要となり試験時間が長くなり、第２の方
法では、試験のために別に入力を設ける必要があり、ま
た、第１の方法、第２の方法の両方共、出力状態に対応
する入力データを外部で作る必要があるという欠点があ
った。
上述した従来の直列並列変換回路に対し、本発明は、少
ないクロックパルスにより、内部ですべての状態を作シ
出す機能を有する。
ないクロックパルスにより、内部ですべての状態を作シ
出す機能を有する。
本発明の直列並列変換回路は、ｎ個のＤ型ＦＦと、これ
らＤ型Ｐ Ｆのデータ入力、クロック入力にセレクタを
有している。
らＤ型Ｐ Ｆのデータ入力、クロック入力にセレクタを
有している。
次に、本発明について図面を参照して説明する。
第１図は、本発明の第１の実施例の回路図である。ｌｌ
ａ〜１１ｄはＤ型１＋’Ｆ％ｌ ２ ａ−１２ｇはセレ
クタで切換入力を論理レベルでＬ（以降■」と略す）と
すれば、第３図に示す従来の直列変換回路と同一の回路
となる。
ａ〜１１ｄはＤ型１＋’Ｆ％ｌ ２ ａ−１２ｇはセレ
クタで切換入力を論理レベルでＬ（以降■」と略す）と
すれば、第３図に示す従来の直列変換回路と同一の回路
となる。
次に切換入力を論理レベルでＨ（以降Ｈと略す）とすれ
ば、セレクタ１２ａ−１２ｇにより、データ入力にはＱ
出力が接続され、２段目以降のクロック入力には、前段
のＱ出力が接続される。
ば、セレクタ１２ａ−１２ｇにより、データ入力にはＱ
出力が接続され、２段目以降のクロック入力には、前段
のＱ出力が接続される。
すなわち、４ビツトのリップルキャリー型バイナリカウ
ンタとして動作し、クロックパルス金１個入力すること
に並列出力Ｑ１〜Ｑ４は、順次状態が変化し、１６（＝
２’）個のクロックパルス全入力することによシ、並列
出力の組合せのすべて状態を作ることができる利点があ
る。
ンタとして動作し、クロックパルス金１個入力すること
に並列出力Ｑ１〜Ｑ４は、順次状態が変化し、１６（＝
２’）個のクロックパルス全入力することによシ、並列
出力の組合せのすべて状態を作ることができる利点があ
る。
以上４ビツトの直列並列変換回路の実施例を述べたが、
ｎビットの場合も同様である。
ｎビットの場合も同様である。
第２図は、本発明の他の実施例の回路図である。
２１ａ〜２１ｄはＤ型ＦＦ、２２ａ 〜２２ｄはセレク
タで、切換入力ＱＬとすれば、実施例１と同様に従来の
直列並列回路となる。
タで、切換入力ＱＬとすれば、実施例１と同様に従来の
直列並列回路となる。
次に切換入力を■（とすれば、２１８〜２１ｄの各り型
Ｆ Ｆのデータ入力をセレクタにょシ切換えて、４ビツ
トの同期型バイナリカウンタとして動作し、実施例１と
同様に１６個のクロ、クパルスにより並列出力の組合せ
のすべての状態を作ることができる利点がある。
Ｆ Ｆのデータ入力をセレクタにょシ切換えて、４ビツ
トの同期型バイナリカウンタとして動作し、実施例１と
同様に１６個のクロ、クパルスにより並列出力の組合せ
のすべての状態を作ることができる利点がある。
実施例１との相違は、カウンタの方式がリップルキャリ
ー型から同期型になっているだけである。
ー型から同期型になっているだけである。
以上説明したように、本発明はＤ型Ｆ Ｆのデータ入力
、クロック入力にセレクタを接続し、切換入力によりカ
ウンタ回路を構成することにより、クロックパルスの数
を最小とし、且つ出力状態に対応する入力データを入力
することなく、並列出力の状態をすべて作ることができ
、試験時間の短縮および、試験装置の簡易化ができる効
果がある。
、クロック入力にセレクタを接続し、切換入力によりカ
ウンタ回路を構成することにより、クロックパルスの数
を最小とし、且つ出力状態に対応する入力データを入力
することなく、並列出力の状態をすべて作ることができ
、試験時間の短縮および、試験装置の簡易化ができる効
果がある。
第１図は本発明の第１の実施例の回路図、第２図は第２
の実施例の回路図、第３図、第４図は従来例の回路図で
ある。 １１ａ〜１１ｄ、２１ａ〜２１ｄ、３１ａ〜３１ｄ 、
４１ａ〜４１ｄ・・°・・・Ｄｆｉフリップフロップ、
１２ａ−１２ｇ 、２２ａ 〜２２ｄ 、３２ａ 〜３
２ｄ 、４２ａ〜４２ｄ・・・・・・セレクタ。
の実施例の回路図、第３図、第４図は従来例の回路図で
ある。 １１ａ〜１１ｄ、２１ａ〜２１ｄ、３１ａ〜３１ｄ 、
４１ａ〜４１ｄ・・°・・・Ｄｆｉフリップフロップ、
１２ａ−１２ｇ 、２２ａ 〜２２ｄ 、３２ａ 〜３
２ｄ 、４２ａ〜４２ｄ・・・・・・セレクタ。
Claims (1)
- ｎ個（ｎは２以上の自然数）のＤ型フリップフロップと
、前記Ｄ型フリップフロップのデータ入力と、２段目以
降の前記Ｄ型フリップフロップのクロック入力とにセレ
クタを有するｎビットの直列並列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13252586A JPS62289017A (ja) | 1986-06-06 | 1986-06-06 | 直列並列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13252586A JPS62289017A (ja) | 1986-06-06 | 1986-06-06 | 直列並列変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62289017A true JPS62289017A (ja) | 1987-12-15 |
Family
ID=15083337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13252586A Pending JPS62289017A (ja) | 1986-06-06 | 1986-06-06 | 直列並列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62289017A (ja) |
-
1986
- 1986-06-06 JP JP13252586A patent/JPS62289017A/ja active Pending
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