JPH10271008A - ２進１０進変換回路 - Google Patents
２進１０進変換回路Info
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- JPH10271008A JPH10271008A JP9075224A JP7522497A JPH10271008A JP H10271008 A JPH10271008 A JP H10271008A JP 9075224 A JP9075224 A JP 9075224A JP 7522497 A JP7522497 A JP 7522497A JP H10271008 A JPH10271008 A JP H10271008A
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Abstract
(57)【要約】
【課題】 ２ビット毎に２進データを１０進データに変
換する。 【解決手段】 ２進データレジスタ１２と、変換対象２
進データと前記２進データレジスタ１２の出力を２ビッ
ト左にシフトしたデータとのいずれかを選択し、前記２
進データレジスタ１２へ出力する２進データセレクタ１
１と、前記変換対象２進データから１０進データに変換
された１０進データを格納する１０進データレジスタ１
４と、前記１０進データレジスタ１４の出力の１０進の
２倍数のデータ生成する１０進２倍数生成回路１５と、
１０進データレジスタ１４の出力の４倍数と２進データ
レジスタ１２の上位２ビットとの１０進加算を行うこと
により、２ビット毎に前記変換対象２進データを前記１
０進データに変換し、１０進データレジスタ１４に出力
する１０進加算器１３とを備える。
換する。 【解決手段】 ２進データレジスタ１２と、変換対象２
進データと前記２進データレジスタ１２の出力を２ビッ
ト左にシフトしたデータとのいずれかを選択し、前記２
進データレジスタ１２へ出力する２進データセレクタ１
１と、前記変換対象２進データから１０進データに変換
された１０進データを格納する１０進データレジスタ１
４と、前記１０進データレジスタ１４の出力の１０進の
２倍数のデータ生成する１０進２倍数生成回路１５と、
１０進データレジスタ１４の出力の４倍数と２進データ
レジスタ１２の上位２ビットとの１０進加算を行うこと
により、２ビット毎に前記変換対象２進データを前記１
０進データに変換し、１０進データレジスタ１４に出力
する１０進加算器１３とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置にお
ける２進１０進変換回路に関し、特に、変換速度を向上
させた２進１０進変換回路に関する。
ける２進１０進変換回路に関し、特に、変換速度を向上
させた２進１０進変換回路に関する。
【０００２】
【従来の技術】従来の２進１０進変換回路においては、
たとえば、「特開昭５９−１６８５４３号公報」記載の
技術のように、２進データの各ビットを１ビット毎に検
査することにより変換を行っている。
たとえば、「特開昭５９−１６８５４３号公報」記載の
技術のように、２進データの各ビットを１ビット毎に検
査することにより変換を行っている。
【０００３】図７は、この従来の技術を示すブロック図
である。図７を参照すると、この２進１０進変換回路
は、２進データセレクタ１１と、２進データレジスタ１
２と、１０進加算器１３と、１０進データレジスタ１４
とから構成される。
である。図７を参照すると、この２進１０進変換回路
は、２進データセレクタ１１と、２進データレジスタ１
２と、１０進加算器１３と、１０進データレジスタ１４
とから構成される。
【０００４】変換対象２進データ０００と２進データレ
ジスタ１２を１ビット左にシフトしたデータ３００とを
２進データセレクタ１１に入力し、２進データセレクタ
１１の出力１００を２進データレジスタ１２に入力し、
１０進データレジスタ１４の出力５００を１０進加算器
１３の両方の入力に入力し、２進データレジスタ１２の
最上位１ビット２００を１０進加算器１３のキャリー入
力に入力し、１０進加算器１３の出力４００を１０進デ
ータレジスタ１４に入力する。
ジスタ１２を１ビット左にシフトしたデータ３００とを
２進データセレクタ１１に入力し、２進データセレクタ
１１の出力１００を２進データレジスタ１２に入力し、
１０進データレジスタ１４の出力５００を１０進加算器
１３の両方の入力に入力し、２進データレジスタ１２の
最上位１ビット２００を１０進加算器１３のキャリー入
力に入力し、１０進加算器１３の出力４００を１０進デ
ータレジスタ１４に入力する。
【０００５】まず、変換対象の２進データ０００を２進
データセレクタ１１を経由して２進データレジスタ１２
にロードし、同時に１０進データレジスタ１４をリセッ
トする。
データセレクタ１１を経由して２進データレジスタ１２
にロードし、同時に１０進データレジスタ１４をリセッ
トする。
【０００６】次に、２進データレジスタ１２の最上位ビ
ット２００と１０進データレジスタ１４のデータ５００
とを１０進加算器１３で加算することにより、１０進デ
ータレジスタ１４の値５００の２倍数と２進データレジ
スタ１２の最上位ビット２００との加算を行う。また、
１０進加算器１３の出力４００を１０進データレジスタ
１４に格納すると同時に、２進データレジスタ１２のデ
ータを１ビット左シフトしたデータ３００を、２進デー
タセレクタ１１を経由して２進データレジスタ１２に格
納する。
ット２００と１０進データレジスタ１４のデータ５００
とを１０進加算器１３で加算することにより、１０進デ
ータレジスタ１４の値５００の２倍数と２進データレジ
スタ１２の最上位ビット２００との加算を行う。また、
１０進加算器１３の出力４００を１０進データレジスタ
１４に格納すると同時に、２進データレジスタ１２のデ
ータを１ビット左シフトしたデータ３００を、２進デー
タセレクタ１１を経由して２進データレジスタ１２に格
納する。
【０００７】この動作を２進データのビット数分だけ繰
り返すことにより２進１０進変換を行っている。
り返すことにより２進１０進変換を行っている。
【０００８】
【発明が解決しようとする課題】上述した従来の２進１
０進変換回路では、２進データがｎ（正整数）ビットと
すると、ｎ回の加算動作が演算回路に要求される。この
ため２進１０進変換に必要な実行時間が大きくなり、演
算速度の低下および処理時間の増大を招くという欠点が
ある。
０進変換回路では、２進データがｎ（正整数）ビットと
すると、ｎ回の加算動作が演算回路に要求される。この
ため２進１０進変換に必要な実行時間が大きくなり、演
算速度の低下および処理時間の増大を招くという欠点が
ある。
【０００９】本発明の目的は、１０進データの持つ特質
を利用し、従来の２進１０進変換回路へ、わずかな回路
を追加することにより、従来技術が持つ問題点を改善し
た２進１０進変換回路を提供することである。
を利用し、従来の２進１０進変換回路へ、わずかな回路
を追加することにより、従来技術が持つ問題点を改善し
た２進１０進変換回路を提供することである。
【００１０】
【課題を解決するための手段】本発明の第１の２進１０
進変換回路は、１０進データの加算を行う２つのデータ
入力およびキャリ入力を持つ１０進加算器と１０進デー
タの２倍数のデータを生成する１０進２倍数生成回路と
を有し、前記１０進２倍数生成回路の出力を前記１０進
加算器の前記２つのデータ入力の上位に入力し、変換対
象２進データの２ビットのうちの上位ビットを前記１０
進加算器の前記２つのデータ入力の下位に入力し、前記
変換対象２進データの２ビットのうちの下位ビットを前
記１０進加算器の前記キャリ入力に入力し、前記変換対
象２進データを２ビット毎に１０進数に変換する。
進変換回路は、１０進データの加算を行う２つのデータ
入力およびキャリ入力を持つ１０進加算器と１０進デー
タの２倍数のデータを生成する１０進２倍数生成回路と
を有し、前記１０進２倍数生成回路の出力を前記１０進
加算器の前記２つのデータ入力の上位に入力し、変換対
象２進データの２ビットのうちの上位ビットを前記１０
進加算器の前記２つのデータ入力の下位に入力し、前記
変換対象２進データの２ビットのうちの下位ビットを前
記１０進加算器の前記キャリ入力に入力し、前記変換対
象２進データを２ビット毎に１０進数に変換する。
【００１１】本発明の第２の２進１０進変換回路は、
（ａ）２進データを保持する２進データレジスタと、
（ｂ）変換対象２進データと前記２進データレジスタの
出力を２ビット左にシフトしたデータとのいずれかを選
択し、前記２進データレジスタへ出力する２進データ選
択回路と、（ｃ）前記変換対象２進データから１０進デ
ータに変換された１０進データを格納する１０進データ
レジスタと、（ｄ）前記１０進データレジスタの出力の
１０進の２倍数のデータ生成する１０進２倍数生成回路
と、（ｅ）前記１０進２倍数生成回路の出力を２つのデ
ータ入力の上位に入力し、前記２進データレジスタの上
位２ビットうちの上位ビットを前記２つのデータ入力の
下位に入力し、前記上位２ビットのうちの下位ビットを
前記１０進加算器の前記キャリ入力に入力し、前記１０
進データレジスタの出力の４倍数と前記２進データレジ
スタの上位２ビットとの１０進加算を行うことにより、
２ビット毎に前記変換対象２進データを前記１０進デー
タに変換し、前記１０進データレジスタに出力する１０
進加算器と、を有する。
（ａ）２進データを保持する２進データレジスタと、
（ｂ）変換対象２進データと前記２進データレジスタの
出力を２ビット左にシフトしたデータとのいずれかを選
択し、前記２進データレジスタへ出力する２進データ選
択回路と、（ｃ）前記変換対象２進データから１０進デ
ータに変換された１０進データを格納する１０進データ
レジスタと、（ｄ）前記１０進データレジスタの出力の
１０進の２倍数のデータ生成する１０進２倍数生成回路
と、（ｅ）前記１０進２倍数生成回路の出力を２つのデ
ータ入力の上位に入力し、前記２進データレジスタの上
位２ビットうちの上位ビットを前記２つのデータ入力の
下位に入力し、前記上位２ビットのうちの下位ビットを
前記１０進加算器の前記キャリ入力に入力し、前記１０
進データレジスタの出力の４倍数と前記２進データレジ
スタの上位２ビットとの１０進加算を行うことにより、
２ビット毎に前記変換対象２進データを前記１０進デー
タに変換し、前記１０進データレジスタに出力する１０
進加算器と、を有する。
【００１２】本発明の第３の２進１０進変換回路は、前
記第２の２進１０進変換回路であって、前記２進データ
レジスタと、前記２進データ選択回路と、前記１０進デ
ータレジスタと、前記１０進２倍数生成回路と、前記１
０進加算器とを含んで１チップで構成される。
記第２の２進１０進変換回路であって、前記２進データ
レジスタと、前記２進データ選択回路と、前記１０進デ
ータレジスタと、前記１０進２倍数生成回路と、前記１
０進加算器とを含んで１チップで構成される。
【００１３】［作用］２進１０進変換を、１０進データ
の２倍数生成回路と１０進加算器を用いて、２ビット毎
に行うため、２進データがｎ（正整数）ビットとする
と、ｎ／２回の加算動作で１０進データへの変換を行う
ことができる。このため実行時間が従来の１／２と少な
くなり、演算速度の高速化および処理時間の短縮を容易
に実現できる。
の２倍数生成回路と１０進加算器を用いて、２ビット毎
に行うため、２進データがｎ（正整数）ビットとする
と、ｎ／２回の加算動作で１０進データへの変換を行う
ことができる。このため実行時間が従来の１／２と少な
くなり、演算速度の高速化および処理時間の短縮を容易
に実現できる。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の実
施の形態を示すブロック図である。図１を参照すると、
本発明の２進１０進変換回路は、２進データセレクタ１
１と、２進データレジスタ１２と、１０進加算器１３
と、１０進データレジスタ１４と、１０進２倍数生成回
路１５とから構成される。また、変換対象２進データ０
００と２進データレジスタ１２のデータを２ビット左に
シフトしたデータ３００とを２進データセレクタ１１に
入力する。また、２進データセレクタ１１の出力１００
を２進データレジスタ１２に入力し、１０進データレジ
スタ１４の出力５００を１０進２倍数生成回路１５に入
力し、１０進２倍数生成回路１５の出力６００（２倍数
の最下位ビットの０を除いたデータ）を、１０進加算器
１３の両方の入力の最下位１ビット以外のビットに入力
し、２進データレジスタ１２の最上位１ビット２００
を、１０進加算器１３の両方の入力の最下位ビットに入
力し、２進データレジスタ１２の最上位１ビットの次の
ビット２０１を、１０進加算器１３のキャリー入力に入
力し、１０進加算器１３の出力４００を１０進データレ
ジスタ１４に入力する。図２は、図１の１０進２倍数生
成回路１５のブロック図である。図２を参照すると、１
０進２倍数生成回路１５は、 ｊ桁（ｊは正整数）の１０進データ ｄ０（０），ｄ０（１），ｄ０（２），ｄ０（３）・・
・ｄｉ−１（０），ｄｉ−１（１），ｄｉ−１（２），
ｄｉ−１（３），ｄｉ（０），ｄｉ（１），ｄｉ
（２），ｄｉ（３），ｄｉ＋１（０），ｄｉ＋１
（１），ｄｉ＋１（２），ｄｉ＋１（３），・・・，ｄ
ｊ−１（０），ｄｊ−１（１），ｄｊ−１（２），ｄｊ
−１（３） から、 １０進２倍数データ Ｄ−１（３），Ｄ０（０），Ｄ０（１），Ｄ０（２），
Ｄ０（３）・・・Ｄｉ−１（０），Ｄｉ−１（１），Ｄ
ｉ−１（２），Ｄｉ−１（３），Ｄｉ（０），Ｄｉ
（１），Ｄｉ（２），Ｄｉ（３），Ｄｉ＋１（０），Ｄ
ｉ＋１（１），Ｄｉ＋１（２），Ｄｉ＋１（３），・・
・，Ｄｊ−１（０），Ｄｊ−１（１），Ｄｊ−１
（２），Ｄｊ−１（３） を生成するように、１桁の１０進２倍数生成回路２０〜
２４から構成される（これらはすべて同一の構成を持
つ）。図３は、図２の１桁の１０進２倍数生成回路２０
〜２４の詳細回路図である。図４は１桁の１０進２倍数
生成回路２０〜２４の変換表である。図４に示すとお
り、１０進データの１桁は“０”から“９”までである
ことから、その２倍数は“０”から“１８”までであ
り、１０進２倍数生成結果の変換桁の最下位ビットＤ
（３）は必ず“０”となる。図５は、図１の１０進数の
１０進２倍数生成回路１５の１桁単位の変換表である。
複数桁の１０進数の１０進２倍数の生成においては、下
位桁からの桁上がりが１ビット生じるが、図４で説明し
た通り、各桁の最下位ビットは２倍されることにより
“０”となるため、下位桁からの桁上がり１ビットをそ
のまま入れることができる。
て図面を参照して詳細に説明する。図１は、本発明の実
施の形態を示すブロック図である。図１を参照すると、
本発明の２進１０進変換回路は、２進データセレクタ１
１と、２進データレジスタ１２と、１０進加算器１３
と、１０進データレジスタ１４と、１０進２倍数生成回
路１５とから構成される。また、変換対象２進データ０
００と２進データレジスタ１２のデータを２ビット左に
シフトしたデータ３００とを２進データセレクタ１１に
入力する。また、２進データセレクタ１１の出力１００
を２進データレジスタ１２に入力し、１０進データレジ
スタ１４の出力５００を１０進２倍数生成回路１５に入
力し、１０進２倍数生成回路１５の出力６００（２倍数
の最下位ビットの０を除いたデータ）を、１０進加算器
１３の両方の入力の最下位１ビット以外のビットに入力
し、２進データレジスタ１２の最上位１ビット２００
を、１０進加算器１３の両方の入力の最下位ビットに入
力し、２進データレジスタ１２の最上位１ビットの次の
ビット２０１を、１０進加算器１３のキャリー入力に入
力し、１０進加算器１３の出力４００を１０進データレ
ジスタ１４に入力する。図２は、図１の１０進２倍数生
成回路１５のブロック図である。図２を参照すると、１
０進２倍数生成回路１５は、 ｊ桁（ｊは正整数）の１０進データ ｄ０（０），ｄ０（１），ｄ０（２），ｄ０（３）・・
・ｄｉ−１（０），ｄｉ−１（１），ｄｉ−１（２），
ｄｉ−１（３），ｄｉ（０），ｄｉ（１），ｄｉ
（２），ｄｉ（３），ｄｉ＋１（０），ｄｉ＋１
（１），ｄｉ＋１（２），ｄｉ＋１（３），・・・，ｄ
ｊ−１（０），ｄｊ−１（１），ｄｊ−１（２），ｄｊ
−１（３） から、 １０進２倍数データ Ｄ−１（３），Ｄ０（０），Ｄ０（１），Ｄ０（２），
Ｄ０（３）・・・Ｄｉ−１（０），Ｄｉ−１（１），Ｄ
ｉ−１（２），Ｄｉ−１（３），Ｄｉ（０），Ｄｉ
（１），Ｄｉ（２），Ｄｉ（３），Ｄｉ＋１（０），Ｄ
ｉ＋１（１），Ｄｉ＋１（２），Ｄｉ＋１（３），・・
・，Ｄｊ−１（０），Ｄｊ−１（１），Ｄｊ−１
（２），Ｄｊ−１（３） を生成するように、１桁の１０進２倍数生成回路２０〜
２４から構成される（これらはすべて同一の構成を持
つ）。図３は、図２の１桁の１０進２倍数生成回路２０
〜２４の詳細回路図である。図４は１桁の１０進２倍数
生成回路２０〜２４の変換表である。図４に示すとお
り、１０進データの１桁は“０”から“９”までである
ことから、その２倍数は“０”から“１８”までであ
り、１０進２倍数生成結果の変換桁の最下位ビットＤ
（３）は必ず“０”となる。図５は、図１の１０進数の
１０進２倍数生成回路１５の１桁単位の変換表である。
複数桁の１０進数の１０進２倍数の生成においては、下
位桁からの桁上がりが１ビット生じるが、図４で説明し
た通り、各桁の最下位ビットは２倍されることにより
“０”となるため、下位桁からの桁上がり１ビットをそ
のまま入れることができる。
【００１５】したがって、ｊ桁（ｊは正整数）の１０進
数の任意の１桁の ｄｉ（０），ｄｉ（１），ｄｉ（２），ｄｉ（３） を１０進２倍数 Ｄｉ−１（３），Ｄｉ（０），Ｄｉ（１），Ｄｉ
（２），Ｄｉ（３） に変換する場合（ｉは０からｊ−１の正整数）、 Ｄｉ−１（３）＝ｄｉ（０）＋ｄｉ（１）＊（ｄｉ
（２）＋ｄｉ（３）） Ｄｉ（０）＝ｄｉ（０）＊ｄｉ（３）＋ｄｉ（１）＊ｄ
ｉ（２）’＊ｄｉ（３）’ Ｄｉ（１）＝ｄｉ（０）＊ｄｉ（３）’＋ｄｉ（１）’
＊ｄｉ（２）＋ｄｉ（２）＊ｄｉ（３） Ｄｉ（２）＝ｄｉ（０）’＊ｄｉ（１）’＊ｄｉ（３）
＋ｄｉ（１）＊ｄｉ（２）＊ｄｉ（３）’＋ｄｉ（０）
＊ｄｉ（３）’ の論理により生成できる（ここで、「＊」は論理積、
「＋」は論理和、「’」は反転（コンプリメント）を示
している）。
数の任意の１桁の ｄｉ（０），ｄｉ（１），ｄｉ（２），ｄｉ（３） を１０進２倍数 Ｄｉ−１（３），Ｄｉ（０），Ｄｉ（１），Ｄｉ
（２），Ｄｉ（３） に変換する場合（ｉは０からｊ−１の正整数）、 Ｄｉ−１（３）＝ｄｉ（０）＋ｄｉ（１）＊（ｄｉ
（２）＋ｄｉ（３）） Ｄｉ（０）＝ｄｉ（０）＊ｄｉ（３）＋ｄｉ（１）＊ｄ
ｉ（２）’＊ｄｉ（３）’ Ｄｉ（１）＝ｄｉ（０）＊ｄｉ（３）’＋ｄｉ（１）’
＊ｄｉ（２）＋ｄｉ（２）＊ｄｉ（３） Ｄｉ（２）＝ｄｉ（０）’＊ｄｉ（１）’＊ｄｉ（３）
＋ｄｉ（１）＊ｄｉ（２）＊ｄｉ（３）’＋ｄｉ（０）
＊ｄｉ（３）’ の論理により生成できる（ここで、「＊」は論理積、
「＋」は論理和、「’」は反転（コンプリメント）を示
している）。
【００１６】よって、図３の１０進１桁の１０進２倍数
生成回路２０等を、図２のように並列に接続して１０進
２倍数生成回路１５を構成することにより、複数桁の１
０進数の１０進２倍数を生成することができる。
生成回路２０等を、図２のように並列に接続して１０進
２倍数生成回路１５を構成することにより、複数桁の１
０進数の１０進２倍数を生成することができる。
【００１７】次に、本発明の実施の形態の動作につい
て、図１と図６を参照して説明する。図６は、２進デー
タ“１１１００１００００１１０１１０”を１０進デー
タに変換する場合の演算動作を、演算サイクル毎に各構
成回路の出力値を示した状態推移表である。まず、変換
対象の２進データ０００を２進データセレクタ１１を経
由して２進データレジスタ１２にロードし、同時に１０
進データレジスタ１４をリセットする。
て、図１と図６を参照して説明する。図６は、２進デー
タ“１１１００１００００１１０１１０”を１０進デー
タに変換する場合の演算動作を、演算サイクル毎に各構
成回路の出力値を示した状態推移表である。まず、変換
対象の２進データ０００を２進データセレクタ１１を経
由して２進データレジスタ１２にロードし、同時に１０
進データレジスタ１４をリセットする。
【００１８】次に、１０進データレジスタ１４のデータ
５００から１０進２倍数生成回路１５により１０進２倍
数データ６００（最下位１ビットは除いたデータ）を生
成する。２進データレジスタ１２の最上位１ビット２０
０と、２進データレジスタ１２の最上位１ビットの次の
ビット２０１（すなわち、２進データレジスタ１２の最
上位２ビット）と、１０進２倍数生成回路１５の出力６
００とを１０進加算器１３で加算することにより、１０
進データレジスタ１４の値の４倍数生成と、２進データ
レジスタ１２の最上位２ビットの加算とを行う。
５００から１０進２倍数生成回路１５により１０進２倍
数データ６００（最下位１ビットは除いたデータ）を生
成する。２進データレジスタ１２の最上位１ビット２０
０と、２進データレジスタ１２の最上位１ビットの次の
ビット２０１（すなわち、２進データレジスタ１２の最
上位２ビット）と、１０進２倍数生成回路１５の出力６
００とを１０進加算器１３で加算することにより、１０
進データレジスタ１４の値の４倍数生成と、２進データ
レジスタ１２の最上位２ビットの加算とを行う。
【００１９】また、１０進加算器１３の出力４００を１
０進データレジスタ１４に格納すると同時に、２進デー
タレジスタ１２のデータを２ビット左シフトしたデータ
３００を、２進データレジスタ１２に格納する。
０進データレジスタ１４に格納すると同時に、２進デー
タレジスタ１２のデータを２ビット左シフトしたデータ
３００を、２進データレジスタ１２に格納する。
【００２０】この動作を２進データのビット数の半分の
回数だけ繰り返すことにより、変換対象の２進データ０
００が１０進データ９００に２進１０進変換される。こ
のようにして、本発明により、２進データ“１１１００
１００００１１０１１０”を１０進データ“５８４２
２”に変換する動作が、変換対象２進データのビット数
の１／２回のサイクル数で実現できる。
回数だけ繰り返すことにより、変換対象の２進データ０
００が１０進データ９００に２進１０進変換される。こ
のようにして、本発明により、２進データ“１１１００
１００００１１０１１０”を１０進データ“５８４２
２”に変換する動作が、変換対象２進データのビット数
の１／２回のサイクル数で実現できる。
【００２１】
【発明の効果】以上説明したように、本発明には、ｎビ
ットの２進データを２ビット単位に１０進データに変換
することにより、従来必要としたｎ回の演算がｎ／２回
となり、演算速度の向上を達成できるという効果があ
る。
ットの２進データを２ビット単位に１０進データに変換
することにより、従来必要としたｎ回の演算がｎ／２回
となり、演算速度の向上を達成できるという効果があ
る。
【図１】本発明の実施の形態を示すブロック図である。
【図２】図１の１０進２倍数生成回路のブロック図であ
る。
る。
【図３】１桁の１０進２倍数生成回路の回路図である。
【図４】１桁の１０進２倍数生成回路の変換表である。
【図５】複数桁の１０進２倍数生成回路の変換表であ
る。
る。
【図６】１０進２倍数生成回路における変換の状態推移
表である。
表である。
【図７】従来の技術の２進１０進変換回路を示すブロッ
ク図である。
ク図である。
１１ ２進データセレクタ １２ ２進データレジスタ １３ １０進加算器 １４ １０進データレジスタ １５ １０進２倍数生成回路 ２０〜２４ １桁の１０進２倍数生成回路
Claims (3)
- 【請求項１】 １０進データの加算を行う２つのデータ
入力およびキャリ入力を持つ１０進加算器と１０進デー
タの２倍数のデータを生成する１０進２倍数生成回路と
を有し、前記１０進２倍数生成回路の出力を前記１０進
加算器の前記２つのデータ入力の上位に入力し、変換対
象２進データの２ビットのうちの上位ビットを前記１０
進加算器の前記２つのデータ入力の下位に入力し、前記
変換対象２進データの２ビットのうちの下位ビットを前
記１０進加算器の前記キャリ入力に入力し、前記変換対
象２進データを２ビット毎に１０進数に変換することを
特徴とする２進１０進変換回路。 - 【請求項２】（ａ）２進データを保持する２進データレ
ジスタと、（ｂ）変換対象２進データと前記２進データ
レジスタの出力を２ビット左にシフトしたデータとのい
ずれかを選択し、前記２進データレジスタへ出力する２
進データ選択回路と、（ｃ）前記変換対象２進データか
ら１０進データに変換された１０進データを格納する１
０進データレジスタと、（ｄ）前記１０進データレジス
タの出力の１０進の２倍数のデータ生成する１０進２倍
数生成回路と、（ｅ）前記１０進２倍数生成回路の出力
を２つのデータ入力の上位に入力し、前記２進データレ
ジスタの上位２ビットうちの上位ビットを前記２つのデ
ータ入力の下位に入力し、前記上位２ビットのうちの下
位ビットを前記１０進加算器の前記キャリ入力に入力
し、前記１０進データレジスタの出力の４倍数と前記２
進データレジスタの上位２ビットとの１０進加算を行う
ことにより、２ビット毎に前記変換対象２進データを前
記１０進データに変換し、前記１０進データレジスタに
出力する１０進加算器と、を有することを特徴とする２
進１０進変換回路。 - 【請求項３】 前記２進データレジスタと、前記２進デ
ータ選択回路と、前記１０進データレジスタと、前記１
０進２倍数生成回路と、前記１０進加算器とを含んで１
チップで構成されることを特徴とする請求項２記載の２
進１０進変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07522497A JP3157741B2 (ja) | 1997-03-27 | 1997-03-27 | ２進１０進変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07522497A JP3157741B2 (ja) | 1997-03-27 | 1997-03-27 | ２進１０進変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10271008A true JPH10271008A (ja) | 1998-10-09 |
| JP3157741B2 JP3157741B2 (ja) | 2001-04-16 |
Family
ID=13570051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07522497A Expired - Fee Related JP3157741B2 (ja) | 1997-03-27 | 1997-03-27 | ２進１０進変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3157741B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8892615B2 (en) | 2011-03-29 | 2014-11-18 | Fujitsu Limited | Arithmetic operation circuit and method of converting binary number |
-
1997
- 1997-03-27 JP JP07522497A patent/JP3157741B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8892615B2 (en) | 2011-03-29 | 2014-11-18 | Fujitsu Limited | Arithmetic operation circuit and method of converting binary number |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3157741B2 (ja) | 2001-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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