JPS62243036A - デ−タ出力回路 - Google Patents
デ−タ出力回路Info
- Publication number
- JPS62243036A JPS62243036A JP61086435A JP8643586A JPS62243036A JP S62243036 A JPS62243036 A JP S62243036A JP 61086435 A JP61086435 A JP 61086435A JP 8643586 A JP8643586 A JP 8643586A JP S62243036 A JPS62243036 A JP S62243036A
- Authority
- JP
- Japan
- Prior art keywords
- latch
- stage
- signal line
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 238000012360 testing method Methods 0.000 claims abstract description 15
- 238000010998 test method Methods 0.000 description 5
- 241000700159 Rattus Species 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002401 inhibitory effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ROM 、PLム等の回路網の出力ラッチ群
のダンプテストの可能なデータ出力回路に関するもので
ある。
のダンプテストの可能なデータ出力回路に関するもので
ある。
従来の技術
ROM、PLムなどの回路網には出力データを他の回路
で使用するために出力データをスタティックに保持する
ための出力ラッチがしばしば使用される。また、出力ラ
ッチのデータに対するテスト方法のひとつに出力ラッチ
群でシフトレジスタを構成し保持されているデータを直
列にダンプするテスト方法があるが、前記出力ラッチ群
に対してこのテストを行う時には、出力ラッチ群は出力
ラッチ群内のデータを直列に読み出すためにシフトレジ
スタとして動作することが必要である。
で使用するために出力データをスタティックに保持する
ための出力ラッチがしばしば使用される。また、出力ラ
ッチのデータに対するテスト方法のひとつに出力ラッチ
群でシフトレジスタを構成し保持されているデータを直
列にダンプするテスト方法があるが、前記出力ラッチ群
に対してこのテストを行う時には、出力ラッチ群は出力
ラッチ群内のデータを直列に読み出すためにシフトレジ
スタとして動作することが必要である。
従来、この種の回路構成は第2図に示すような構成であ
った。第2図において、1は出力データをスタティック
に保持する必要のある回路網であり、2は回路網1の出
力信号線である。3はシフトレジスタの1ビツトとして
機能するマスター・ラッチとスレーブ・ラッチの両方を
備えかつ回路網1の出力信号2をスタティックに保持す
るだめのマスター・スレーブ型ラッチである。4はマス
ター・スレーブ型ラッテ3の出力信号線である。
った。第2図において、1は出力データをスタティック
に保持する必要のある回路網であり、2は回路網1の出
力信号線である。3はシフトレジスタの1ビツトとして
機能するマスター・ラッチとスレーブ・ラッチの両方を
備えかつ回路網1の出力信号2をスタティックに保持す
るだめのマスター・スレーブ型ラッチである。4はマス
ター・スレーブ型ラッテ3の出力信号線である。
5はマスター・スレーブ型ラッチ3のうちのシフトレジ
スタとしての出力信号線であり、この出力信号線5は次
段のマスター・スレーブ型ラッチのシフトレジスタとし
ての入力に接続されている。
スタとしての出力信号線であり、この出力信号線5は次
段のマスター・スレーブ型ラッチのシフトレジスタとし
ての入力に接続されている。
6はマスター・スレーブ型ラッチ3の回路網1の出力信
号に対して働く入力許可信号線であり、7ハマスター・
スレーブ型ラッチ3の、前段のマスター・スレーブ型ラ
ッチのシフトレジスタとしての出力に対して働く入力許
可信号、いわゆる、シフトクロックの信号線である。
号に対して働く入力許可信号線であり、7ハマスター・
スレーブ型ラッチ3の、前段のマスター・スレーブ型ラ
ッチのシフトレジスタとしての出力に対して働く入力許
可信号、いわゆる、シフトクロックの信号線である。
この回路を用いてマスター・スレーブ型ラッチ群を回路
網1の出力ラッチとして動作させるためには、マスマス
ター・スレーブ型ラッチ3の入力許可信号線6を入力許
可状態にし、次に回路網1の出力信号線2が有効状態の
時に入力許可信号線6を入力禁止状態にすることにより
、回路網1の出力データをマスター・スレーブ型ラッテ
3に保持する。
網1の出力ラッチとして動作させるためには、マスマス
ター・スレーブ型ラッチ3の入力許可信号線6を入力許
可状態にし、次に回路網1の出力信号線2が有効状態の
時に入力許可信号線6を入力禁止状態にすることにより
、回路網1の出力データをマスター・スレーブ型ラッテ
3に保持する。
また、この回路構成に対して、マスター・スレブ型ラッ
チ3に保持されたデータを直列にダンプするテスト方法
でテス)f行うときには、回路網の出力信号に対して働
く入力許可信号を入力禁止状態にし、シフトクロック信
号線7を入力状態することによって、マスター・スレー
ブ型ラッチ3に前段のマスター・スレーブ型ラッチのシ
フトレジスタとしての出力を入力し、順次データを次段
のマスター・スレーブ型ラッチにシフトし、結果として
最終段のマスター・スレーブ型ラッチのシフトレジスタ
としての出力よシ、マスター・スレーブ型ラッチ群に保
持されていた全データを直列に取り出す。
チ3に保持されたデータを直列にダンプするテスト方法
でテス)f行うときには、回路網の出力信号に対して働
く入力許可信号を入力禁止状態にし、シフトクロック信
号線7を入力状態することによって、マスター・スレー
ブ型ラッチ3に前段のマスター・スレーブ型ラッチのシ
フトレジスタとしての出力を入力し、順次データを次段
のマスター・スレーブ型ラッチにシフトし、結果として
最終段のマスター・スレーブ型ラッチのシフトレジスタ
としての出力よシ、マスター・スレーブ型ラッチ群に保
持されていた全データを直列に取り出す。
発明が解決しようとする問題点
このような従来の構成では回路網1の出力ラッチとして
のラッチと前記テスト方法によるテスト時のシフトレジ
スタのマスター・ラッチあるいはスレーブ・ラッチを共
用した場合でも回路網の各出力信号線に対し、回路網の
出力ラッチとして使用する場合には必要のないシフトレ
ジスタ時+7)ためのスレーブ・ラッチあるいはマスタ
ー・ラッチが1個ずつ必要となり、回路量を増大させる
という問題があった。
のラッチと前記テスト方法によるテスト時のシフトレジ
スタのマスター・ラッチあるいはスレーブ・ラッチを共
用した場合でも回路網の各出力信号線に対し、回路網の
出力ラッチとして使用する場合には必要のないシフトレ
ジスタ時+7)ためのスレーブ・ラッチあるいはマスタ
ー・ラッチが1個ずつ必要となり、回路量を増大させる
という問題があった。
本発明はこのような問題点を解決し、最小限の付加回路
でラッチに保持されたデータを読み出すテストが可能な
回路網の信号出力回路を提供することを目的とするもの
である。
でラッチに保持されたデータを読み出すテストが可能な
回路網の信号出力回路を提供することを目的とするもの
である。
問題点を解決するための手段
この問題点を解決するために、本発明は第2m段目のラ
ッチに保持されているデータに対して、第2m段目のラ
ッチをマスター・ラッチとして用い、第2m+1段目の
ラッチをスレーブ・ラッチとして用い、一方、第2m+
1段目のラッチに保持されているデータに対して第2m
+1段目のラッチをマスター・ラッチとして用い、第2
m+2段目のラッチをスレーブ・ラッチとして用いるこ
とによってシフトレジスタを構成し、回路網の各出力ラ
ッチ回路に保持されているデータを2回に分けて直列に
読み出すものである。
ッチに保持されているデータに対して、第2m段目のラ
ッチをマスター・ラッチとして用い、第2m+1段目の
ラッチをスレーブ・ラッチとして用い、一方、第2m+
1段目のラッチに保持されているデータに対して第2m
+1段目のラッチをマスター・ラッチとして用い、第2
m+2段目のラッチをスレーブ・ラッチとして用いるこ
とによってシフトレジスタを構成し、回路網の各出力ラ
ッチ回路に保持されているデータを2回に分けて直列に
読み出すものである。
作用
この構成により、ROM、PL五等の回路網の出力信号
をスタティックに保持しかつ保持されたデータに対し保
持されたデータを直列にダンプする方法によるテストを
行うための回路は、回路網の各出力信号線につきラッチ
1個となシ、回路網の各単位出力信号線につきマスター
・ラッチとスレーブ・ラッチの両方を備えていた従来の
構成に比べて、回路網の単位出力信号線当りラッチ1個
に相当する回路量が減少する。
をスタティックに保持しかつ保持されたデータに対し保
持されたデータを直列にダンプする方法によるテストを
行うための回路は、回路網の各出力信号線につきラッチ
1個となシ、回路網の各単位出力信号線につきマスター
・ラッチとスレーブ・ラッチの両方を備えていた従来の
構成に比べて、回路網の単位出力信号線当りラッチ1個
に相当する回路量が減少する。
実施例
本発明の一実施例構成を第1図に示す。
第1図において、1は出力データをスタティックに保持
する必要のあるROM 、PL人等の回路網であり、2
は回路網1の出力信号線である。3は回路網1の出力ラ
ッチとしての入力とシフトレジスタのマスター・ラッチ
あるいはスレーブ・ランチとしての入力を備えたラッチ
であり、4はラッチ3の出力信号線である。6はラッチ
3の回路網1の出力信号に対して働く入力許可信号線で
ある。7は第2m段目のラッチに対して働く入力許可信
号かつシフトクロックの信号線であり、8は第2m+1
段目のラッチに対して働く入力許可信号かつシフトクロ
ック信号線である。
する必要のあるROM 、PL人等の回路網であり、2
は回路網1の出力信号線である。3は回路網1の出力ラ
ッチとしての入力とシフトレジスタのマスター・ラッチ
あるいはスレーブ・ランチとしての入力を備えたラッチ
であり、4はラッチ3の出力信号線である。6はラッチ
3の回路網1の出力信号に対して働く入力許可信号線で
ある。7は第2m段目のラッチに対して働く入力許可信
号かつシフトクロックの信号線であり、8は第2m+1
段目のラッチに対して働く入力許可信号かつシフトクロ
ック信号線である。
この回路を用いて回路網1の出力信号線2をラッチ3に
スタティックに保持するためには、まず、シフトクロッ
ク信号線7とシフトクロック8を入力禁止状態にして回
路網1の出力信号に対して働く入力許可信号線6を入力
許可状態にしておき、次に回路網1の出力信号線2が有
効状態の時に入力許可信号線6を入力禁止状態にするこ
とにより、回路網1の出力信号をラッチ3に保持する。
スタティックに保持するためには、まず、シフトクロッ
ク信号線7とシフトクロック8を入力禁止状態にして回
路網1の出力信号に対して働く入力許可信号線6を入力
許可状態にしておき、次に回路網1の出力信号線2が有
効状態の時に入力許可信号線6を入力禁止状態にするこ
とにより、回路網1の出力信号をラッチ3に保持する。
また、この回路を用いて回路網1の出力信号をスタティ
ックに保持しているラッチ群に保持されているデータに
対して保持されたデータをシフトし、直列にダンプする
方法によるテストヲ行うためには、回路網1の出力信号
線2に対して働くラッチ3の入力許可信号線6を入力禁
止状態にしたうえで、まず、第2m段目のラッチをマス
ター・ラッチと見なし、第2m+1段目のラッチ全スレ
ーブ・ランチと見なして、シフトクロック信号線子とシ
フトクロック信号線8とを与えることにより、第2m段
目のラッチをマスター・ラッチとし。
ックに保持しているラッチ群に保持されているデータに
対して保持されたデータをシフトし、直列にダンプする
方法によるテストヲ行うためには、回路網1の出力信号
線2に対して働くラッチ3の入力許可信号線6を入力禁
止状態にしたうえで、まず、第2m段目のラッチをマス
ター・ラッチと見なし、第2m+1段目のラッチ全スレ
ーブ・ランチと見なして、シフトクロック信号線子とシ
フトクロック信号線8とを与えることにより、第2m段
目のラッチをマスター・ラッチとし。
第2m+1段目のラッチをスレーブ・ラッチとするm段
のシフトレジスタを構成することで第2m段目のラッチ
に保持されているデータに対して前記テスト方法による
テストヲ行う。次に、第2m+1段目のランチをマスタ
ー・ランチと見なし。
のシフトレジスタを構成することで第2m段目のラッチ
に保持されているデータに対して前記テスト方法による
テストヲ行う。次に、第2m+1段目のランチをマスタ
ー・ランチと見なし。
第2m+2段目のラッチをスレーブ・ラッチと見なして
、シフトクセツク信号線7とシフトクロック信号線8を
与えることにより、第2m+2段目ゝ次ランチをマスタ
ー・ラッチとし、第2m+2段目のラッチをスレーブ・
ラッチとするm段のシフトレジスタを構成することで第
2m+1段目のラッチに保持されているデータに対して
前記テスト方法によるテストを行う。
、シフトクセツク信号線7とシフトクロック信号線8を
与えることにより、第2m+2段目ゝ次ランチをマスタ
ー・ラッチとし、第2m+2段目のラッチをスレーブ・
ラッチとするm段のシフトレジスタを構成することで第
2m+1段目のラッチに保持されているデータに対して
前記テスト方法によるテストを行う。
なお、本発明の一実施例を示した第1図において、従来
例の構成を示した第2図には無かった制御信号線8が加
えられているが、MO3回路に2いては制御信号線が増
えることよりも入力セレクタを備えたマスター・スレー
ブ型ラッチが入力セレクタを備えたラッチに変わること
の方が回路量に与える影響は犬であり、第2図から第1
図への移行に伴っては総じて回路量の減少を実現する。
例の構成を示した第2図には無かった制御信号線8が加
えられているが、MO3回路に2いては制御信号線が増
えることよりも入力セレクタを備えたマスター・スレー
ブ型ラッチが入力セレクタを備えたラッチに変わること
の方が回路量に与える影響は犬であり、第2図から第1
図への移行に伴っては総じて回路量の減少を実現する。
発明の効果
以上のように本発明によれば、ROM、PLム等の回路
網から出力される信号をスタティックに保持し、また保
持されているデータに対して保持されているデータをシ
フトすることにより直列にダンプするデス1行うことが
必要とされるラッチ群の回路において、その回路量を減
少させるこ
網から出力される信号をスタティックに保持し、また保
持されているデータに対して保持されているデータをシ
フトすることにより直列にダンプするデス1行うことが
必要とされるラッチ群の回路において、その回路量を減
少させるこ
第1図は本発明実施例の構成回路図、第2図は従来例の
構成回路図である。 1・・・・・・回路網、2・・・・・・回路網の出力信
号線、3・・・・・・回路網の出力ラッチ、4・・・・
・・出力ラッチの出力信号線、6・・・・・・出力ラッ
チのシフトレジスタ時の出力信号線、6.了、8・・・
・・・入力許可信号線。
構成回路図である。 1・・・・・・回路網、2・・・・・・回路網の出力信
号線、3・・・・・・回路網の出力ラッチ、4・・・・
・・出力ラッチの出力信号線、6・・・・・・出力ラッ
チのシフトレジスタ時の出力信号線、6.了、8・・・
・・・入力許可信号線。
Claims (1)
- 回路網のn個の出力段にそれぞれ1個ずつ設けられたn
段の各ラッチ回路を、前記回路網からの出力信号を入力
信号とする第1の入力手段と第n−1段目のラッチ回路
の出力信号を入力信号とする第2の入力手段とで機能可
能とし、通常動作時は前記第1の入力手段を使用して、
前記回路網の各出力信号のラッチを行い、テスト時には
前記第1の入力手段を使用してラッチされた各ラッチ回
路の信号を、前記第2の入力手段を使用することによっ
て構成されるところの2m段目をマスター・ラッチ、2
m+1段目をスレーブ・ラッチとするm段のシフトレジ
スタを用いて、前記2m段目にラッチされたデータをシ
フトレダンプテストを行う第1のテスト手段および前記
第2の入力手段を使用することによって構成されるとこ
ろの前記2m+1段目をマスター・ラッチ、2m+2段
目をスレーブ・ラッチとするm段のシフトレジスタを用
いて前記2m+1段目にラッチされたデータをシフトレ
ダンプテストを行う第2のテスト手段に編成して、前記
各ラッチに保持されたデータを分けて直列に出力する機
能をそなえたことを特徴とするデータ出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61086435A JPH0682328B2 (ja) | 1986-04-15 | 1986-04-15 | デ−タ出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61086435A JPH0682328B2 (ja) | 1986-04-15 | 1986-04-15 | デ−タ出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62243036A true JPS62243036A (ja) | 1987-10-23 |
JPH0682328B2 JPH0682328B2 (ja) | 1994-10-19 |
Family
ID=13886834
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61086435A Expired - Lifetime JPH0682328B2 (ja) | 1986-04-15 | 1986-04-15 | デ−タ出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0682328B2 (ja) |
-
1986
- 1986-04-15 JP JP61086435A patent/JPH0682328B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0682328B2 (ja) | 1994-10-19 |
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