JPS62243036A - デ−タ出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＲＯＭ　、ＰＬム等の回路網の出力ラッチ群
のダンプテストの可能なデータ出力回路に関するもので
ある。

従来の技術 ＲＯＭ、ＰＬムなどの回路網には出力データを他の回路
で使用するために出力データをスタティックに保持する
ための出力ラッチがしばしば使用される。また、出力ラ
ッチのデータに対するテスト方法のひとつに出力ラッチ
群でシフトレジスタを構成し保持されているデータを直
列にダンプするテスト方法があるが、前記出力ラッチ群
に対してこのテストを行う時には、出力ラッチ群は出力
ラッチ群内のデータを直列に読み出すためにシフトレジ
スタとして動作することが必要である。

従来、この種の回路構成は第２図に示すような構成であ
った。第２図において、１は出力データをスタティック
に保持する必要のある回路網であり、２は回路網１の出
力信号線である。３はシフトレジスタの１ビツトとして
機能するマスター・ラッチとスレーブ・ラッチの両方を
備えかつ回路網１の出力信号２をスタティックに保持す
るだめのマスター・スレーブ型ラッチである。４はマス
ター・スレーブ型ラッテ３の出力信号線である。

５はマスター・スレーブ型ラッチ３のうちのシフトレジ
スタとしての出力信号線であり、この出力信号線５は次
段のマスター・スレーブ型ラッチのシフトレジスタとし
ての入力に接続されている。

６はマスター・スレーブ型ラッチ３の回路網１の出力信
号に対して働く入力許可信号線であり、７ハマスター・
スレーブ型ラッチ３の、前段のマスター・スレーブ型ラ
ッチのシフトレジスタとしての出力に対して働く入力許
可信号、いわゆる、シフトクロックの信号線である。

この回路を用いてマスター・スレーブ型ラッチ群を回路
網１の出力ラッチとして動作させるためには、マスマス
ター・スレーブ型ラッチ３の入力許可信号線６を入力許
可状態にし、次に回路網１の出力信号線２が有効状態の
時に入力許可信号線６を入力禁止状態にすることにより
、回路網１の出力データをマスター・スレーブ型ラッテ
３に保持する。

また、この回路構成に対して、マスター・スレブ型ラッ
チ３に保持されたデータを直列にダンプするテスト方法
でテス）ｆ行うときには、回路網の出力信号に対して働
く入力許可信号を入力禁止状態にし、シフトクロック信
号線７を入力状態することによって、マスター・スレー
ブ型ラッチ３に前段のマスター・スレーブ型ラッチのシ
フトレジスタとしての出力を入力し、順次データを次段
のマスター・スレーブ型ラッチにシフトし、結果として
最終段のマスター・スレーブ型ラッチのシフトレジスタ
としての出力よシ、マスター・スレーブ型ラッチ群に保
持されていた全データを直列に取り出す。

発明が解決しようとする問題点 このような従来の構成では回路網１の出力ラッチとして
のラッチと前記テスト方法によるテスト時のシフトレジ
スタのマスター・ラッチあるいはスレーブ・ラッチを共
用した場合でも回路網の各出力信号線に対し、回路網の
出力ラッチとして使用する場合には必要のないシフトレ
ジスタ時＋７）ためのスレーブ・ラッチあるいはマスタ
ー・ラッチが１個ずつ必要となり、回路量を増大させる
という問題があった。

本発明はこのような問題点を解決し、最小限の付加回路
でラッチに保持されたデータを読み出すテストが可能な
回路網の信号出力回路を提供することを目的とするもの
である。

問題点を解決するための手段 この問題点を解決するために、本発明は第２ｍ段目のラ
ッチに保持されているデータに対して、第２ｍ段目のラ
ッチをマスター・ラッチとして用い、第２ｍ＋１段目の
ラッチをスレーブ・ラッチとして用い、一方、第２ｍ＋
１段目のラッチに保持されているデータに対して第２ｍ
＋１段目のラッチをマスター・ラッチとして用い、第２
ｍ＋２段目のラッチをスレーブ・ラッチとして用いるこ
とによってシフトレジスタを構成し、回路網の各出力ラ
ッチ回路に保持されているデータを２回に分けて直列に
読み出すものである。

作用 この構成により、ＲＯＭ、ＰＬ五等の回路網の出力信号
をスタティックに保持しかつ保持されたデータに対し保
持されたデータを直列にダンプする方法によるテストを
行うための回路は、回路網の各出力信号線につきラッチ
１個となシ、回路網の各単位出力信号線につきマスター
・ラッチとスレーブ・ラッチの両方を備えていた従来の
構成に比べて、回路網の単位出力信号線当りラッチ１個
に相当する回路量が減少する。

実施例 本発明の一実施例構成を第１図に示す。

第１図において、１は出力データをスタティックに保持
する必要のあるＲＯＭ　、ＰＬ人等の回路網であり、２
は回路網１の出力信号線である。３は回路網１の出力ラ
ッチとしての入力とシフトレジスタのマスター・ラッチ
あるいはスレーブ・ランチとしての入力を備えたラッチ
であり、４はラッチ３の出力信号線である。６はラッチ
３の回路網１の出力信号に対して働く入力許可信号線で
ある。７は第２ｍ段目のラッチに対して働く入力許可信
号かつシフトクロックの信号線であり、８は第２ｍ＋１
段目のラッチに対して働く入力許可信号かつシフトクロ
ック信号線である。

この回路を用いて回路網１の出力信号線２をラッチ３に
スタティックに保持するためには、まず、シフトクロッ
ク信号線７とシフトクロック８を入力禁止状態にして回
路網１の出力信号に対して働く入力許可信号線６を入力
許可状態にしておき、次に回路網１の出力信号線２が有
効状態の時に入力許可信号線６を入力禁止状態にするこ
とにより、回路網１の出力信号をラッチ３に保持する。

また、この回路を用いて回路網１の出力信号をスタティ
ックに保持しているラッチ群に保持されているデータに
対して保持されたデータをシフトし、直列にダンプする
方法によるテストヲ行うためには、回路網１の出力信号
線２に対して働くラッチ３の入力許可信号線６を入力禁
止状態にしたうえで、まず、第２ｍ段目のラッチをマス
ター・ラッチと見なし、第２ｍ＋１段目のラッチ全スレ
ーブ・ランチと見なして、シフトクロック信号線子とシ
フトクロック信号線８とを与えることにより、第２ｍ段
目のラッチをマスター・ラッチとし。

第２ｍ＋１段目のラッチをスレーブ・ラッチとするｍ段
のシフトレジスタを構成することで第２ｍ段目のラッチ
に保持されているデータに対して前記テスト方法による
テストヲ行う。次に、第２ｍ＋１段目のランチをマスタ
ー・ランチと見なし。

第２ｍ＋２段目のラッチをスレーブ・ラッチと見なして
、シフトクセツク信号線７とシフトクロック信号線８を
与えることにより、第２ｍ＋２段目ゝ次ランチをマスタ
ー・ラッチとし、第２ｍ＋２段目のラッチをスレーブ・
ラッチとするｍ段のシフトレジスタを構成することで第
２ｍ＋１段目のラッチに保持されているデータに対して
前記テスト方法によるテストを行う。

なお、本発明の一実施例を示した第１図において、従来
例の構成を示した第２図には無かった制御信号線８が加
えられているが、ＭＯ３回路に２いては制御信号線が増
えることよりも入力セレクタを備えたマスター・スレー
ブ型ラッチが入力セレクタを備えたラッチに変わること
の方が回路量に与える影響は犬であり、第２図から第１
図への移行に伴っては総じて回路量の減少を実現する。

発明の効果 以上のように本発明によれば、ＲＯＭ、ＰＬム等の回路
網から出力される信号をスタティックに保持し、また保
持されているデータに対して保持されているデータをシ
フトすることにより直列にダンプするデス１行うことが
必要とされるラッチ群の回路において、その回路量を減
少させるこ

【図面の簡単な説明】

第１図は本発明実施例の構成回路図、第２図は従来例の
構成回路図である。 １・・・・・・回路網、２・・・・・・回路網の出力信
号線、３・・・・・・回路網の出力ラッチ、４・・・・
・・出力ラッチの出力信号線、６・・・・・・出力ラッ
チのシフトレジスタ時の出力信号線、６．了、８・・・
・・・入力許可信号線。

Claims (1)

【特許請求の範囲】
1. 回路網のｎ個の出力段にそれぞれ１個ずつ設けられたｎ
   段の各ラッチ回路を、前記回路網からの出力信号を入力
   信号とする第１の入力手段と第ｎ−１段目のラッチ回路
   の出力信号を入力信号とする第２の入力手段とで機能可
   能とし、通常動作時は前記第１の入力手段を使用して、
   前記回路網の各出力信号のラッチを行い、テスト時には
   前記第１の入力手段を使用してラッチされた各ラッチ回
   路の信号を、前記第２の入力手段を使用することによっ
   て構成されるところの２ｍ段目をマスター・ラッチ、２
   ｍ＋１段目をスレーブ・ラッチとするｍ段のシフトレジ
   スタを用いて、前記２ｍ段目にラッチされたデータをシ
   フトレダンプテストを行う第１のテスト手段および前記
   第２の入力手段を使用することによって構成されるとこ
   ろの前記２ｍ＋１段目をマスター・ラッチ、２ｍ＋２段
   目をスレーブ・ラッチとするｍ段のシフトレジスタを用
   いて前記２ｍ＋１段目にラッチされたデータをシフトレ
   ダンプテストを行う第２のテスト手段に編成して、前記
   各ラッチに保持されたデータを分けて直列に出力する機
   能をそなえたことを特徴とするデータ出力回路。