JPS60500357A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 走査可能なＣＭＯＳラッチ 〔発明の背景〕 本発明は相補型金属酸化物半導体（０ＭＯ８）技術を用いる大規模集積回路（Ｌ ＳＩ）及び超大規模集積回路（ＶＬＳＩ）のだめの回路設計に関する。更に詳述 すれば、本発明はラッチとシフトレジスタとを組合わせてこのような回路の従来 の設計において固有であったタイミングの拘束を除去するようになされた改善さ れた０ＭＯ８の設計に関する。

大型コンピュータシステムの中央処理装置　（ＣＰＵ）は基本的にはラッチ、組 合せ論理回路及びクロックシステムからなっている。ラッチはコンピュータシス テム中で用いられている語の大きさに対応ししばしばレジスタと呼ばれる群とし て配置される（「語」とは所定数のビットのことである）。ラッチの群の間には 組合せ論理回路すなわちデータを記憶（ストア）しない論理回路が設けられてい る。

あるクロックサイクルの終シそしてまた次のクロックサイクルの始めに・は組合 せ論理回路の出力側のデータが一群のラッチ中に記憶される。このデータは一群 のラッチの出力側、すなわちこの一群のラッチの出力側に結合された組合せ論理 回路の入力側に表われる。この論理回路はデータに関して設計された論理機能を 行いそしてクロックサイクルの終シには組合せゴシック回路の出方が次群のラッ チ中に記憶される。この過程はコンピュータシステムが動作するにつれて何回も 反復される。すなわち、データは組合せ論理徊路はよって処理され、記憶され、 次群の組合せ論理回路に通過され、処理され、記憶されていく。

ＬＳＩおよびＶＬＳＩ技術の出現に伴って、コンピュータシステムは物理的に小 型になった。しかし多数の論理回路を小さなパッケージとして利用できることに よシコンピュータの設計者がコンピュータの設計においてシステムの信頼度およ び試験可能性を増大させるような特色を含ませることが可能になった。

このような特色はＬＳＩおよびＶＬＳＩの利用が可能な以前には高価すぎるもの と考えられていた。

今日の大型コンピータシステムに共通する一つの特色は「走査可能なラッチ」で ある。走査可能なラッチは適当なりロック信号を用いることにより　一連のシフ トレジスタに変換できるラッチを含んでいる。この走査可能なラッチは形成され るシフトレジスタの内容を検査のためにシフトアウトすることによって「走査」 することを可能にする。このシフトレジスタ、すなわちラッチは新しいデータを その中にシフトすることによって新だ々内容をロードすることもできる。

前記のラッチを設計中に組み込む場合には、選択された群を相互に接続してシフ トレジスタを形成することかできる。任意の時点で正確なタイミング信号がＣＰ Ｕの動作を停止させ、そしてラッチの内容を検査のためにオペレータのコンピュ ータコンソールに対してシフトアウトさせることができ、または既知のデータ群 をコンピュータコンソールからラッチ中にシフトさせ−ることもできる。言うま でも彦いことであるが、このような能力は大型コンピュータをテストするための 有力な特色を表わす。たとえば、浮動小数点除算命令が誤った結果を与えている ものと決定されると、それに関連するラッチに既知の数値をシフトすることによ シ既知の一群の数をロードすることができる。そしてＣＰＵは一度にワンサイク ルだけ計算を実施することができる。各サイクルの終シにおいて、ラッチの内容 をシフトアウトしそしてチェックすることができる。ラッチが正確な結果を有し ているときには、この結果をラッチにシフトバックすることができそしてＣＰＵ は次のサイクルを実行することが可能になる。乙の過程は誤った結果が検知され るまで継続される。このようにして誤りた結果に対応する回路を容易に発見して 交換するととができる。これに対して、このような試験について二特色を伴わな い場合には、欠陥のある回路を取シ除くことは大量の回路ならびに浮動小数点分 割計算に関連する多数のクロックサイクルのために極めて困難なものとなろう。

０ＭＯ８ＶＬＳＩ技術は汎用レジスタ（ＧＰＲ）を単一のチップ上で製作するこ とを可能にするが、これについてはたとえば７９ｇ３年２月、２２日付で出願さ れ本願と同一の譲渡人に譲渡された代理人ドッヶット＆ＣＲＣ−／／３に係る係 属中の米国特許出願屋。乙／≠乙乙乙０２号の「多重ポート汎用ＣＭＯＳレジス タ」を参照されたい。ＧＰＲはその名前が示すように必要に応じてＣＰＨの各所 でデータの一時的な記憶のために用いることのできる一般目的のレジスタである 。単一チップのＧＰＲｄ比較的安価であシそして小さな空間を占めるから、それ は大型のコンピー−クシステム中に容易に用いることができる。これに対してＬ ＳＩおよびＶＬＳＩの出現の以前にはＧＰＨの特色は余シにも高価すぎるものと 考えられていた。

ＧＰＲは以下に説明するようにラッチの内容の経緯を記憶するために用いられる 。この経緯は回路のエラーをランダムエラーから区別しそしてその他のエラー検 出機能を行うために用いられる。たとえば組合せ論理回路の出力がラッチにロー ドされるクロックサイクルの終シにおいては、いくつかの選択された群のこれら の出力が近傍のＣＰＨ中にもロードされる。このようにしてラッチの内容はサイ クルごとに変化するが、ＧＰＲはラッチの以前の内容の経緯を含んでいる。さら にエラー検出論理回路を組合せ論理回路として設計することができ、たとえばパ リティピットを語に伺加することができ、パリティの発生およびチェック回路を 組合せ論理回路に付加することができそして冗長回路からの出力を加え、そして それらの出力をそれらが同一であるかどうかについてチェックすることができる 。

したがって前記の浮動小数点分割命令の例を用いることによシ、エラー検出回路 が計算の第≠サイクルの後にあるエラーを検出すると、ｃｐｖの動作が停止され そして≠サイクル以前に記憶されていたＧＰＲからのデータ語が適当なラッチに ロードされこの時点でＣＰＵを再度スタートさせることができる。このエラーが 供電システムの雑音パルス々どのような何らかのランダムな欠陥機構によって生 じた場合には、計算を実行するための第！の試みが可能である。この再度の試行 の特色は多くのエラーがランダムエラーであシそして訂正可能なエラーであるた めにシステムの信頼度を著しく向上させる。

しかしこのエラーが回路の故障によって生じた場合にはこのエラーは再度生じる ことになシそして適当なラッチがオペレータによって操作されて故障した回路を 隔離することになる。

前記のエラー検出方法はコンピュータンステムの信頼度および試験可能性を著し く改良するものではあるが、不都合なことにこのようなエラーを検出するために はクロックサイクルの半分だけが一般的に利用できるにすぎない。これは以下さ らに詳細に説明するが、基本的にはＣＰＵの動作が停止されるときにはクロック 信号が所定の状態になければならないという事実によってひき起こされる。もし この時間（クロックがその所定の状態にあるとき）がエラーを検出するのに十分 では彦いときには、クロック期間を増大しなければならずコンピュータシステム の動作の速度を低下させることになる。したがってここで必要々のは特にエラー をクロックサイクル中の任意の時点で検出しそれによってコンピュータシステム の動作速度を信頼度のために低下させないようにする手段である。

〔発明の概要〕

したがって本発明の目的は動作速度を犠牲にすることなくエラーの検出および訂 正能力を与えるコンピュータシステムを提供することにある。

本発明のさらに別の目的はラッチが用いられているコンピュータシステムの動作 速度についての制限的な要素となら力い走査可能なＣＭＯＳラッチを提供するこ とにある。

さらに詳述すれば本発明の目的は全クロックサイクルの間にラッチ出力をエラー に関して監視するような走査可能なＣＭＯＳラッチを提供することにある。

本発明の前記ならびにそれ以外の目的は操作可能なＣＭＯＳラッチデザイン中に 組込まれている好ましい特色の独特な組合せによって実現される。たとえば本発 明は同一のクロック信号およびその相補信号を用りてラッチのマスタおよびスレ ーブ部分の双方の動作を効果的に制御する。これによってこれらの双方が同一の 局部クロックトライバによって、駆動されそれによ、！ｌｌｌあらゆるクロック のスキューを除去することかできる。さらに方形波の変シにチョップされたクロ ック信号を用いてエラー検出回路がそれに割当てられた作業を実行するだめの付 加的々時間を提供することができる。最後にシフトアウト部分については別個の 段階が用いられる。これに対して従来技術の設計ではシフトアウト部分としてラ ッチのスレーブ部分が用いられていたが、そうすることによって次のシフトイン 部分の電気的なロードの存在のためにラッチの動作速度が低下することに彦る。

前記の特色の組合せによって高速コンピュータシステムに用いるのに適した走査 可能なラッチ回路が提供される。このよう々走査可能なラッチを用いるとコンピ ュータシステムのサイクル時間は組合せ論理回路の回路遅れ、配線遅れ、パッケ ージ遅れなどによって決定され走査可能々ラッチによっては制限されない。

〔図面の簡単な説明〕

本発明の前記およびそれ以外の目的、特色ならびに利点は以下添付の図面につい て与えられるよシ詳細な記載によってさらに明らかとなろう。

第１ａ図および／ｂ図はそれぞれ典型的なＣＭＯＳラッチ回路の回路図およびタ イミング図である。

第２ａ図２．！ｂ図および２Ｃ図は“組合せＣＭＯＳラッチ／シントシフトタ回 路の論理回路図、ラッチ／シフトレジスタ回路に必要なりロックデコード回路、 およびこれらに適用されるタイミング図をそれぞれ示す。

第３図は改善された組合せラッチ／シフＩ・レジスタ回路の論理回路図である。

第を図は最新型のコンピュータシステムの構造における組合せラッチ／シフトレ ジスタ回路の使用状態を示す図である。

第ｊａ図および３ｂ図はそれぞれクロックチョップ回路の論理回路図およびタイ ミング図である。

第乙ａ図および第Ａｂ図はそれぞれ本発明の好ましい具体例による組合せラッチ ／シフトレジスタ回路の論理回路図およびタイミング図である。

〔発明の詳細な説明〕

以下は本発明を実施するために意図された最良の形態についての説明である。こ の説明は本発明の一般的な原理を説明するだめの目的のみのものであって限定的 な意味を有し方い。本発明の実際の範囲は添付の請求の範囲を参照して決定され るべきである。

タ 本発明を認識しかつよシ十分に理解するために、従来技術のラッチ回路および従 来技術の組合せラッチおよびシフトレジスタ回路をまず第１ａ図および２ａ図に ついて説明する。

第１ａ図は０ＭＯ８ＬＳＩおよびＶＬＳＩチップに用いられる典型的なラッチの 論理回路図である。このラッチは二つの部分すなわちマスク部分１０とスレーブ 部分／／とからなっている。それぞれの部分はＴおよび数字たとえばＴ１ｐＴ２ ・・・などで示される二つの伝送ダートならびに工および数字たとえば工１　、 Ｉ２　・・・などて示される二つのインバータからなっている。

伝送ダートは小さ々○印で示されている制御入力端の信号が低いときにオンとな りそしてこの制御入力端の信号が高いときにオフとなる回路である。伝送ダート がオンになるとこのダートは閉じられたスイッチとして機能しそして信号がそこ を通過する。

伝送ダートがオフになるとそれは開放スイッチとして機能しそして信号はその通 過を阻止される。これら図中において、信号Ｃはクロック信号であシ一方信号Ｃ ′はとのクロックシグナルの相補信号である。

したがってＣおよびＣ８は常に反対方向の論理値を有しておシＣがハイではＣ８ がローであシそしてその逆の関係になる。

インバータはその出力側の極性が常に入力側の極性と反対になる回路である。

第１ａ図のラッチは以下のようにして機能する。

クロック信号ＣがハイではＣ８はローでありそして伝送ゲートＴ１およびＴ４が オンとなシ一方伝送ケ゛−トＴ２およびＩ３がオフとなる。データイン信号ＤＩ はＴｏを通過し、■、にょって反転され、工２によって再びそのはじめの極性に 反転されるがＩ２によってその通過を阻止される。■、の出力はＩ３によっても 阻止される。クロック信号が極性を反転してＣがローになシｃ８がハイになると 伝送ゲートＴ１およびＴ４がオフになり一方ゲートＴ２およびＩ３がオンになる 。したがってＩ２の出力端の信号（’　Ｄ　Ｉと同じ論理信号）が工、の入力端 に加えられる。このように信号は工、および工２によって形成されるループを通 して循環することになるのでこれによシ入力信号がラッチのマスク部分１０に対 して「ラッチ」される。′ これと同時に、伝送ゲートＴ３がオンになシそして入力信号ＤＩは工、および工 、にょる２回の反転後に信号Ｑとして出力端に生じる。クロック信号がもう一度 ハイになると、Ｃはハイであシｃ８はローである。そしてラッチの各伝送ダート はそれぞれの当初の状態に復帰する。Ｉ３はオフであシそしてＴ４はオンである から、入力信号はここでラッチのスレーブ部分／／中にラッチされる。

／／ 第１ｂ図は第１ａ図のラッチのタイミング図であ勺−信号ＤＩ、クロック信号Ｃ １マスタ部分１０の出力Ｍおよびスレーブ部分／／の出力Ｑを示す。入力信号は 説明のためにいくつかのするどいピークをもって示されている（このようなピー クは一般的には論理信号の特徴ではない）。しかしピークはデータ信号に表われ る雑音又はその他の好ましくない非連続部分を表わすことができそしてそれ以外 に理由がなければこれらのピークは出力Ｍが入力ＤＩに接続されおよびそれが接 続されない時点を効果的に示す。回路遅延はタイミング図の理解をよシ容易なも のとするために第１ｂ図には示されていない。

さらに第１ｂ図について説明すると、時点ｔｐ、）およびｔｐｌの間である第１ のクロックサブサイクルの間にクロック信号ＣがハイになＪ、Ｔ１がオンになシ そしてラッチ１０のマスター部分の出力Ｍが入力信号Ｄ１に従うことが見られる 。時点ｔｐ工、すなわち次のクロックサブサイクルの開始時点では、入力信号Ｄ １がラッチのマスク部分１０にラッチされそしてＩ３がオンになるのでスレーブ 部分／／の出力端Ｑに通過する。ｔｐ□およびｊＰ２の間で定められるクロック サブサイクルの間ではマスク部分の出力ＭはＴ１がオフになっているために信号 ＤＩの変化によっては影響されずそしてスレーブ部分／／の出力Ｑは一定に保た れている。時点ｔｌ）２においては、マスク部分１０の内容がスレーブ部分／／ 中にラッチされている。ｔｐ２およびｔｐ３の間のクロックサブサイクルはｔｐ ｏおよびｔｐｌの間のサブサイクルと同様であシ、そしてマスタ部分１０の出力 Ｍは再び入力信号ＤＩに従う。

第１ｂ図に示すように、クロックサイクルはクロック信号Ｃの立下シ縁部の間の 時間たとえばｊｐｌ、−ｔｌ）ｓ　ｓ　ｔｐｓ　−ｔｐ５などによって定められ る。マスタースレーブラッチはこのランチの出方。が全サイクルの間を通して入 力の変化に影響されずに一定であるようにしそしてサイクルの開始に先だって入 力端が有していたのと同じ論理レベルを有するようにする。

第、２ａ図は第１ａ図示のラッチを二つの伝送ダートＴ５およびＴ６を付加する ことによって組合せラッチおよびシフトレジスタ段に変換する態様を示す。

この回路の動作を制御するために３種の異なったクロック信号Ａ、ＢおよびＣが 用いられる。これらの各クロック信号は周知の技術により蟲業者がマスタクロッ ク信号から得ることができる。このクロック信号をケゝ−トするためには第２図 に示す付加的な回路が必要である。

第、２ａ図の回路をラッチとして使用する際には、クロック信号Ａがローに保持 されそしてクロック信号Ｂがハイに保持される。！−人力ＮＡＮＤゲート／７／ ３ （第、、２ｂ図）はハイレベル信号Ｂおよびクロック信号−によってエネーブル 化されそして信号（ＢＣ）※およびインバータ／９を介してその相補信号ＢＣを 発生する。これら二つの信号はそれぞれクロック信号Ｃおよびσゝの位相と一致 している。信号Ａがローであシ従ってＡ−”がハイであるので、伝送ケ゛　１Ｔ ５（第Ｊａ図参照）はオフと々シそしてＴ６はオンと々シそして回路は第１図に ついて説明したようにクロック信号Ｃによって制御される。

第、２ａ図の回路をシフトレジスタ段として用いる際には、クロック言分Ｃがロ ーに保持される。！−人力ＮＡＮＤり−Ｙ／７はハイレベル信号Ｃ※によってエ ネーブル化される。クロックは号Ｂは信号（ＢＣ）＊およびインバータ／！；′ を介してその相補信号ＢＣを発生ずる。信号ＢＣおよび（Ｂ　Ｃ）′°゛は信号 ＢおよびＢ※とそれぞれ位相が一致している。

第２ｃ図は第、２ａ図の回路がシフトレジスタ段として機能する際のそのタイミ ング図を示す。時点ｔｐ、においてＴ、はオンでありそしてシフトレジスタの前 段からのシフトイン信号ＳＩはＴ１によって反転される。時点ｔｐ７で信号ＳＩ はマスタ部分によってラッチされる。時点ｔＰｓでＴ３が信号（Ｂ　Ｃ）”によ ってオンとなりそして信号ＳＩはシンドアウド出力ＳＯに表われる。時点ｔｐ９ においてスレーブ部分は入力信号ＳＩをラッチする。

このようにして前記のようにこの回路をシフトレジスタとして用いる場合にはク ロック信号Ａがマスク部分の動作を制御しそしてクロック信号Ｂがスレーブ部分 の動作を制御する。これら二つのクロックは号ＡおよびＢは以下に説明する「チ ョップ」として示されている。

第、！ａ図の従来技術の回路は二つの固有力欠陥を有している。

（１）第、２ｂ図の回路はこの回路がラッチとして用いられる場合にマスク部分 を制御するクロック信号Ｃとスレーブ部分を制御するクロック信号ＢＣとの間に スキューを生じさせる。これはＴ１がオンになるのと正確には同一の時点でＴ３ がオフにならないことを意味する。従って入力信号ＤＩが瞬間的に出力側に生じ そしてこの出力側に接続された組合せ論理回路によって実際の信号として解読さ れる恐れがある。

（２）　シフトレジスタ出力ＳＯおよびラッチ出力Ｑは同一の時点である。ＳＯ を次段の入力ＳＩに接続するために必要な配線は比較的長ぐなシそしてＱに接続 される回路をロードダウンする。

前記の従来技術の問題はいずれもクロックＣを低減させることによって回避する ことができる。しかしクロックＣを低減させることは走査可能々ラッチが用りら れている装置のサイクル時間に直接の衝撃を与え従って装置の全体的な動作速度 を低下させるので好ましくない。

第３図は第２ａ図の回路に関連する双方の欠点を解消する組合せラッチ／シフト レジスタ回路設計の論理回路図を示す。第３図の回路はクロック信号Ａ。

ＢおよびＣによって直接制御されそして第、２ｂ図の回路を必要としないので第 ２図のスキューの問題が解決される。

第３図においてこの回路をラッチとして使用する場合には、クロックは号Ａおよ びＢがローに保持されそして伝送ケ”−ＩＴ５がオフにかつＴ６がオンにされる 。ラッチのマスタ部分子□　、　１　、Ｔ２およ■ び工、およびスレーブ部分子３１　３ｒＴ４および■ １４は第１図について説明したようにクロック信号Ｃの制御下で動作する。信号 ＢＣの代シに信号Ｂを用いた第、２ｃ図のタイミング図は第３図の回路をシフト レジスタ段として用いる際にこの第３図にも適用される。第３図の回路はこの第 ３図の回路が別のスレーブ部分子７　ｙ　５　＋Ｔ８およびＴ６を有して■ いることを除けば第２図のシフトレジスタについて説明しだのと同様にして機能 する。このようにして出力ＳＯばＱに対して接続された回路をロードダウンしな い。

第ケ図は本発明の組合せラッチ／シフトレジスタをＣＰＵ中に用いる態様を示す 。三つの群のラッチ、２０ａ−２Ｏｎ　、、２４’ａ−，２４’ｎならびに２　 、ｒ　ａ　−・・、２ｇｎが示されている。各ラッチのＳＯ比出力次のラッチの ＳＩ大入力対して全ての図示のラッチが単一のシフトレジスタを形成するように して接続されている。各ラッチの種々のクロック入力は各ラッチ群２０，２≠お よび、２ｇ′について単一の入力ＣＬＫＳとして示されている。

ラッチ群の間には組合せ論理回路およびエラー検出論理回路を示すブロック３２ および３３が設けられている。ブロック３．？および３３中にはまた汎用レジス タ（ＧＰＲ）が含まれておシいくつかのラッチの出力がＧＰＲ中にも記憶される ことが示されている。

このようにして前記のようにデータは／サイクルの終シにラッチ、２θ中にラッ チされ、出力端Ｑに表われ、組合せ論理回路およびエラー検出論理回路３２を通 過しくこれはＧＰＲを含んでいても含んでいなくてもよい）そしてクロックサイ クルの終シに他のラッチ、２≠中にラッチされる。

エラーが検出されると、ＣＰＵクロックが停止されそして以下の二つの過程のい ずれか一方が行なわれる； （１）　ＣＰＵが「バックアップ」されそして再スタートされることができる。

これは適当なサイクル数以前に生じＧＰＲ中に記憶されているデータで関連する ラッチをロードすることによって行われ（これを行う機構は第≠図には示されて いない）、そしてエラーを生じさせたシーケンス釜再度トライすることによって 行われる。もしもこのエラーが間断的な問題によって生じたものであればこの再 度のトライは成功するはずである。これに対してエラーがハードウェアの故障に よって生じたものであるときＫはエラーは再度生じることになる。

（２）　ラッチ／シフトレジスタ回路をシフトレジスタとして用いることができ そしてエラーを生じさせたデータをコンソールＣＰＵに対してシフトアウトさせ ることができる。このデータをコンソールＣＰＨによって記憶しそしてラッチに シフトバックさせることができそしてＣＰＵはもう一度サイクルを実行してエラ ーを反復することができる。このようにしてエラーを含むラッチ中のデータをコ ンソールＣＰＵにシフトアウトさせるととができる。エラーを生じさせた動作の 前後のデータを知るととができ、ならびにエラーが生じた際に行われた動作を知 ることができる。

そしてエラーの原因を分離する試みが可能である。

第２図および第３図のいずれかの回路を第≠図のラッチ２０，２≠および２１ｒ として用いそしてクロック信号Ｃ（第１ｂ図）を用いてこれらのラッチを制御す ると、ＣＰＵの設計に大きな時間的な制約が課せられることになる。第１ｂ図に ついて説明すると、ｔｐｓおよびＬｐ２の間のクロックサブサイクル時間は／に 組合せ論理回路がデータを処理する時間にあたシそしてエラー検出回路がエラー を検出している時間にあたる。時点ｔＰｔでデータがラッチのマスク部分にｔｐ ２でデータはラッチのスレーブ部分にラッチされる。クロックサブサイクルの時 点ｔｐ２とｔｐｓとの間でエラーが検出されると、伝送ゲートＴ０がオンになシ そしてマスク部分の出力Ｍが入力ＤＩに従う。

クロックＣが停止されると、クロックはローレベルになシそしてスレーブ部分は その入力にある理論レベルをラッチすることになる。このようにしてサイクルの はじめに存在したスレーブ部分の内容が変更される。

前記の問題を回避する一つの方法はエラー検出論理回路がクロックＣがローであ る間にすなわちｔＰｘおよびｔｐ２の間で定められるクロックサブサイクル時間 の間にエラーを検出できるようにクロックサイクルを長くとることである。しか しすでに述べたようにコンピュータ装置は最大の効率を得るために可能な限シ最 大の速度で動作させることが望ましい。

従ってサイクル時間は最も動作時間の遅い組合せ論理回路の群が機能しつるよう な最小の時間に設計される。

第３図およびｊｂ図はクロックシグナルを「チョップ」できる態様を示しかつこ のようなチョッピン／タ グの利点を示す。第ｊａ図は信号ＣＬＫを！−人カＮＡＮＤダート≠０の一方の 入力端および偶数のインバータ４’ｌ！−４Ｊ−を通して他方の入力端に加える 態様を示している。第ｔｂ図は第ｊａ図の回路のタイミング図である。信号ＤＣ ＬＫはインバータグ２−≠夕によってｔｐｌｏおよびｔｐｌｌの間の時間に等し い量で遅延されている。ｔｐ工□およびｔｐ工。の間の時間中、ＣＬＫおよびＤ ＣＬＫの双方はハイであシそしてＮＡＮＤケゝ−ト４１Ｏの出力はローである。

この出力はインバータ≠／によって反転されてクロック信号ＣＣを生じる。（簡 単のために第！ｂ図中にはＮＡＮＤゲート≠０およびインバータ≠／による回路 遅延は示していない）。

第１図の方形波Ｃの代シにチョップされたクロックＣＣを用いると、クロック信 号がローである時間の長さが延長される。すなわち方形波Ｃはサイクルの３０％ にわたりてローであるが、チョップされたクロックＣＣはこの具体例ではサイク ルの９０％にわたってローである。本明細書中で説明する走査可能なラッチ回路 の動作に関係して用いられる信号である第２ｃ図のチョップされたクロック信号 ＡおよびＢは第ｊａ図中に示されたのと同様にしてクロック信号ＣＬＫ（又はそ の他のマスタクロック信号）から発生させることができる点に注意すべきである 。

チョップされた信号ＣＣを用いてラッチ入力におけるデータがマスク部分にラッ チされそしてまた出力端に生じる除にチョップサイクルがｔｌ）１２で開始され る（第ｊｂ図参照）；このようにしてエラー検知回路はクロックｃｃがローであ る間にｔｐｌ。およびｔｐ□、の間の時間を有し任意のエラーを検知する。

時点ｊＰｓｓ　において入力はラッチのスレーブ部分にラッチされそして次のサ イクルがｔｐｌ４　で開始される。前記から明らかなように、チョップされたク ロックＣＣはエラー検知回路がエラーを検知することを許容される時間を著しく 延長する。

第３図のラッチの改善された変形例の論理回路図が第６８図に示されておシそし て対応するタイミング図が第６す図に示されている。この回路をラッチとして用 いる場合には、要素Ｔ２ｏ、Ｉ、。、Ｉ２１およびＩ２１がマスタ部分を形成し そして要素Ｔ２２ｙ”２□。

Ｉ２３およびＩ２３がスレーブ部分を形成する。この動作モードの間（回路がラ ッチとして使用されている際）では、クロック信号ＡおよびＢはローであり、伝 送ゲートＴ２４およびＩ２６はオンであシそして伝送グー）Ｉ２５およびＴ２□ はオンである。伝送ケ゛−トのクロック信号Ｃの極性は第１図、２図および３図 の前記ラッチの具体例について示されたものと逆である点に注意すべきである。

第６ｂ図に示すタイミング図においては、時点Ｌｐｔｓ　以前にはクロック信号 Ｃがローであシそして、２／ Ｔ２Ｏがオンになっていることが示されている。このようにして、工２゜にょっ て反転された入力信号ＤＩはオフに々っだＴ２□の入力端に存在する。ｔＩ）１ ５の時点ではクロック信号がハイになる。従ってＴ２ＯはオフになシそしてＴ２ ．がオンになって信号ＤＩをラッチのマスク部分にラッチする。Ｔ２□もｔｐｌ 、においてオンになりそして入力信号ＤＩが出力端Ｑに生じる。゛時点ｔｐ１６ において、クロック信号Ｃがローに々ってＴ２□をオフにそしてＴ２３をオンに し入力信号をラッチのスレーブ部分にラッチする；図示のようにクロックサイク ルはｔｐｌ５とｔｐｓｒとの間の時間であ−る。ｔｐ＋ｐとｔｐｓ６との間の時 間はそれがエラー検知回路を機能させるのに要する時間に比較して短い。従って この時間の間にはどのような場合にもエラーを検出することはできなかった。こ のようにｊＰ１□およびｔｐｔｅの間のクロックサイクルのこの部分はなんら重 要なものではない；これに対してｔｐｌ６　とｔｐ、７との間でエラーが検知さ れると、クロック信号はローでありそして入力をラッチのマスク部分にラッチせ ずに停止させることができる。

このようにこの回路はエラー検知信号を動作させるために有用な完全なサイクル を与える。

第６３図の回路をシフトレジスタ段として用いる場合には、クロック信号Ｃがロ ーに保持される。伝１送ケ゛　）Ｔ２２がオフになりそしてＴ２Ｏがオンになる 。

第３図の具体例ではラッチのマスク部分はそれがクロックが停止された際にシフ トされるデータを保持したのでシフトレジスタ段のマスク部分としても機能した 。これに対して第６３図の改良された回路においては、クロックが停止されると シフトされるデータはラッチのスレーブ部分に保持される。このようにラッチの スレーブ部分はシフトレジスタ段のマスク部分となシそして要素Ｔ２４　ｙ　２ ４　ｒ　Ｔ２５および工 ■２．はシフトレジスタのスレーブ部分である。

信号ＢＣを有しない第２ｃ図のタイミング図はシフトレジスタモードで動作する 際の第６３図の回路にも適用される。クロック信号Ａがハイになって’ｒ２４ｔ ＝オンにしそしてシフトレジスタ段のマスク部分（ラッチのスレーブ部分）中に 保持されているデータを出力端ＳＯに移送する。クロック信号Ａが口になるとＴ ２４がオフになシＴ２５がオンになシそしてデータはシフトレジスタ段のスレー ブ部分にラッチされる。さらにクロックＢがハイになり伝送ゲートＴ２６がオン になシそしてシフトレジスタの前段の出力からの入力信号ＳＩがシフトレジスタ 段のマスク部分の入力端に加えられる。クロック信号Ｂがローになると伝送グー １’Ｔ２６がオフになシ、Ｔ２□がオンになり、そして入力信号ＳＩがシフトレ ジスタ段のマスク部分中にラッチされる。

第ｇａ図の改善された回路は従来技術のラッチ／３ シフトレジスタ回路に存在していた双方の問題を解決する。クロックサイクルの ７００％がエラー検出回路に効果的に利用されそしてラッチの出力は次のシフト レジスタ段の入力によってロードダウンされることがない。この改良によってク ロックサイクルをシヌテムの全遅延時間がエラーが検出された際にクロック信号 がノ・イレベルからローレベルに移行する恐れなしに可能になるのと同程度に短 くすることができる。

ＦＩＧ、１ｂ （ｔ−来及哲） ＦＩＧ　６ｂ 国　際　調　査　報　告

Claims (1)

1. 【特許請求の範囲】 ／、データビット信号を少くとも一つのクロック信号の制御下で選択的に処理す るための走査可能なラッチ回路において、前記走査可能なラッチ回路がデータ出 力ビツト信号を第１のクロック信号の全クロックサイクルにわたって形成しそし て維持するために第１の動作モードで動作可能であシ、前記データ出力ビツト信 号が前記クロックサイクルの直前のデータ入力信号に等しいようなラッチ装置と 、データビット信号を前記ラッチ装置に対して選択的にシフトインおよびシフト アウトさせるために第２の動作モードで動作可能でアシ、かつ前記ラッチ装置に よって前記第１の動作モード中において形成されるデータ出カビ、ト信号から隔 離されている前記ランチ装置からデータをシンドアウドするための出力装置を含 むシフト装置と、 前記走査可能なラッチ回路の動作モードを選択するだめの装置であって前記クロ ックサイクルの全ての有用な部分の間に動作可能な選択装置とを含むととを特徴 とする走査可能なラッチ回路。 ！、前記ラッチ装置が第２のラッチ回路に対してタンデムに接続された第１の回 路を含み、前記第１および第２のラッチ回路はそれぞれ前記第１の動作モードの 間にマスクおよびスレーブラッチ回路として動作し、そして 前記シフト装置の前記出力装置が前記第！のラッチ回路に結合された第３のラッ チ回路を有し、前記第２および第３のラッチ回路が前記第２の動作モードの間に マスクおよびスレーブラッチ回路としてそれぞれ動作することを特徴とする請求 の範囲第１項記載の走査可能なランチ。 ３、前記シフト装置が 前記第１のクロック信号を所定の状態に維持しそれによって前記第１のモードの 動作のクロック制御を停止するだめの装置と シフトインビット信号を第一のクロック信号に応答して前記第２のラッチ回路中 にクロックにょ）入力させられるようにするための装置と、前記第！のラッチ回 路の内容を第３のクロック信号に応答して前記第３のラッチ回路中にクロックに よシ入力させられるようにする装置とを備え、それによって前記第１の動作モー ドの前記ラッチ装置のクロック制御を任意の時点で停止させ、そして前記第！の ラッチ回路の内容が前記第！の動作モートのシフト装置を用いて選択的に変更さ せられることを特徴とする請求の範囲第２項記載の走査可能なラッチ。。 ≠、前記選択装置が、 前記第１のクロック信号をそれが第２の前記可能な状態をとるだめの時間に比較 して短い時間間隔についてのみ二つの可能な状態のうちの第１の状態をとるよう にチョッピングし、前記第１の状態から前記第２の状態へのクロックの変化が第 １のラッチ回路の出力を前記第１の動作モードの間に第一のラッチ回路に移行さ せるような変化であるよう々装置と、前記第！のクロック信号を前記シフトイン ビット装置に対して選択的に加えるだめの装置と、前記第３のクロック信号を前 記第３のラッチ回路に対して選択的に加える装置とを含んでいることを特徴とす る請求の範囲第３項記載の走査可能なラッチ。 タ、前記チョッピング装置が、それぞれの入力が前記クロック信号の前記ケゞ− トの夫々の入力端への伝送において異々った時間の遅延がある場合にはそれらを もたらす装置を通して前記第１のクロック信号に結合されている少くとも二つの 論理ケ゛−トを含んでいることを特徴とする請求の範囲第７項記載の走査可能な ラッチ。 乙、前記第１．第２および第３のクロック信号が全て共通のマスタクロック信号 から得られることを特徴とする請求の範囲第を項記載の走査可能なラッチ。 ７、それぞれが入力端および出力端を有する三つのラッチ回路であって前記三つ のラッチ回路のうちの第１のものの出力端が前記三つのラッチ回路のうちの第一 のものの入力端に対して結合されておシ、そして前記三つのラッチ回路のうち第 ３のものが第２のラッチ回路の出力端に結合されているような三つのラッチ回路 と、 データを前記第２のラッチ回路に対してシフトイン入力ラインを経て選択的に入 力させられるようにするために前記第２のラッチ回路に対して結合された伝送ゲ ート装置と、 記伝送ゲート装置の動作を制御する多数のクロック信号を選択的に与えるための クロック装置とを有し、前記クロック装置が、 前記第１および第２の回路に結合され、そして前記回路をマスタ／スレーブラッ チとして動作させるようになされておシ、前記第１のラッチ回路が前記マスタ／ スレーブラッチのマスタ部分として機能シ、そして第一のラッチ回路が前記マス タ／スレーブラッチのスレーブ部分として機能するようになされている第１のク ロック信号と、 前記第２のラッチ回路に結合されそしてシフト入力ラインに生じるデータを第一 のラッチ回路中にクロックによ多入力させるように外されている第２のクロック 信号と、 前記第３のラッチ回路に結合され、そしてデータを第一のランチ回路から第３の ラッチ回路にクロックによ多入力させるようになされている第３のクロｇ ツク信号とを含み、 それによって第１の動作モードにおいて、前記第２および第３のクロック信号が ディスエーブル化され、前記０Ｍ０８組合せ回路が前記マスタ／スレーブラッチ 回路の入力が第１のラッチ回路の入力となシそして前記マスタ／スレーブラッチ 回路の出力が第２のラッチ回路の出力となるマスタ／スレーブラッチ回路として 動作し、そして さらにそれによって第２の動作モードにおいて、前記第１のクロック信号がディ スエーブル化されそして前記第２および第３のクロック信号がエネーブル化され 、前記０Ｍ０８組合せ回路が前記シフトレジスタ回路の入力が前記伝送ケゞ−ト 手段のシフトインラインであシそして前記シフトレジスタ回路の出力が前記第３ のラッチ回路の出力であるようなシフトレジスタ回路として動作することを特徴 とする改善された０Ｍ０８組合せラッチおよびシフトレジスタ回路。 ｇ、前記第１．第２および第３のラッチ回路がそれぞれ、 タンデムに接続された第１および第２のインバータゲートであって、前記インバ ータゲートのタンデム接続の中点すなわち第１のインバータグートの出力端が第 ２のインバータケゝ−Ｆの入力端に接続されている点がそれぞれのラッチ回路の 出力端として動作するような前記第１および第２のインバータゲート　と、 トであって、前記伝送ダートのタンデム接続の中点が第１のインバータゲートの 入力端に接続され、前記第１の伝送ケ゛−トの残シの終端点がそれぞれのラッチ 回路の入力端として機能し、そして前記第！の伝送ゲートの残シの終端点が第２ のインバータゲートの出力端に対して接続されているような第１および第２の伝 送ダートとを含んでいることを特徴とする請求の範囲第３項記載の組合せラッチ およびシフトレジスタ回路。 り、前記伝送ケゝ−ト装置が、 前記第一のランチ回路の第３の伝送ダートおよび第２のインバータゲートと 前記第２および第３の伝送ダートの間の共通接続点に対して接続された第１の端 点と、シフト−イン入力ラインとして機能する第一の端点とを有する第≠の伝送 ダートとを含むことを特徴とする請求の範囲第ど項記載の組合せラッチおよびシ フトレジスタ回路回路の第一のインバータゲートの出力端に対して接続されてい ることを特徴とする請求の範囲第り項記載の組合せラッチおよびシフトレジスタ 回路。 ／／、前記第１のクロック信号が第１の状態をとるときには第１のランチ回路の 第１の伝送ケゞ−トおよび第一のう、チ回路の第２の伝送グー１がオンに々シ、 すなわち信号がそれらを通して通過し得て、そして前記第１のクロック信号が第 ２の状態をとるときにはこれらの伝送ケ゛−トがオフになり、すなわち信号がそ れらを通して通過し得なく々シ、 前記第１のクロック信号が前記第！の状態をとるときには第１のラッチ回路の第 ２の伝送ダートおよび第２のラッチ回路の第１の伝送ダートがオンになり、そし て前記第１のクロック信号が前記第１の状態をとるときにはこれらの伝送ゲート がオフになシ、前記第！のクロック信号が第１の状態をとるときは第３の伝送ケ ＋−１・がオンになり第≠の伝送ケゝ−トがオフになシ、ぞして前記第！のクロ ック信号が第一の状態をとるときは第３の伝送ダートがオフになシそして第≠の 伝送ケ゛−Ｆがオンに々す、そして第３のクロック信号が第１の状態をとるとき は第３のラッチ回路の第２の伝送ゲートがオンになシそして第３のラッチ回路の 第１の伝送ダートがオフになシ、そして第３のクロック信号が第一の状態をとる ときはこれらの伝送ダートがそれぞれオフ及びオンになることを特徴とする請求 の範囲第７０項記載の組合せラッチおよびシフトレジスタ回路。 ／、２．前記第１．第一および第３のクロック信号がそれぞれの一つのものをそ のそれぞれの第１の状態に維持することによってそれぞれディスエーブル化され ることを特徴とする請求の範囲第１Ｖ項記載の組合せラッチおよびシフトレジス タ回路。 ／３．前記第１の動作モードの間に、前記第１のクロック信号がそれが前記第１ のクロックの各サイクルの間にその第一の状態をとる時間に比較して長い時間に わたって第１の状態をとることを特徴とする請求の範囲第７．２項記載の組合せ ラッチおよびシフトレジスタ回路。 ／≠、シフトレジスタ回路として直列に接続されそしてそれぞれが組合せ論理回 路およびエラー検出回路に結合されている出力端を有する多数の走査可能なラッ チ回路を含み、前記走査可能なラッチ回路がクロックサイクルを定める少くとも 一つのクロック信号の制御下でラッチとして動作可能であるよう々コンピュータ システムにおけるエラーを検知および訂正するための改善されたシステムにおい て、組合せ論理回路およびエラー検出回路に対して接続されている各走査可能な ラッチ回路の出方を直列シフトレジスタ回路の次段に対して接続された各走査可 能なランチ回路のシフトレジスタ出方から隔離し、これによってラッチ出力がジ ットレジスタ出力によってロードダウンされないようにする装置と、前記クロッ クサイクルの７００チの間にわたってラッチ出力を有効に監視し、それによって エラーが前記クロックサイクルをスローダウンすることなしにエラー検出回路に よって検出されるようにする装置とを含むことを特徴とする改善されたシステム 。 ／３．前記隔離装置が、 ラッチ出力端に生じるテーク信号を前記ラッチ装置に選択的にクロックによシ入 力させられるようにするために前記走査可能なラッチ回路のラッチ出力に結合さ れ、かつシフトレジスタ出力端として動作する出力端子を有するよう々ラッチ装 置を含むことを特徴とする請求の範囲第１≠項記載の改善されたシステム。 ／乙、前記走査可能なラッチ回路がマスタ／スレーブラッチを含み、前記マスタ ／スレーブラッチの出力がラッチ出力を含み、そして前記マスタ／スレーブラッ チが第１のクロック信号の制御下で動作可能であわ、そしてさらにラッチ出力が 、前記第１のクロック信号の第一の状態から第１の状態への変化の際に前記マス タ／スレーブラッチの入力端に対して与えられるデータ入力信号によって決定さ れるデータ値をとることを特徴とする請求の範囲第１≠項記載の改善されたシス テム。 ／７．前記第１のクロック信号が非対称形であシ、各サイクル中でその第１の状 態をそれがその第２の状態をとる時間よシも長い時間にわたってとることを特徴 とする請求の範囲第１乙項記載の改善されたシステム。 ７ｇ、前記第１のクロックが各クロックサイクル中においてその第一の状態をと る間の時間がそれが前記組合せ論理回路およびエラー検出回路を動作させるため にとる時間よシも短く、それによってラッチ出力が前記第１のクロックがその第 １の状態をとる時間の間において変化せず、そしてクロックの第１の状態の間に おける全てのこの時間の期間がエラー検出の目的のために利用できることを特徴 とする請求の範囲第７７項記載の改善されたシステム。 ／９．第１のクロック信号が各クロックサイクルの少くとも７０％にわたってそ の第１の状態をとることを特徴とする請求の範囲第１ｇ項記載の改善されたシス テム。 ／