JPH07140210A

JPH07140210A - アナログ試験回路

Info

Publication number: JPH07140210A
Application number: JP5288187A
Authority: JP
Inventors: Tachio Yuasa; 太刀男湯浅
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-11-17
Filing date: 1993-11-17
Publication date: 1995-06-02
Anticipated expiration: 2017-05-13
Also published as: JP3281468B2

Abstract

(57)【要約】【目的】入力がアナログ信号である被試験回路を有す
る集積回路の動作試験をするアナログ試験回路の改良に
関するものであり、汎用テスターが出力するアナログ信
号より高分解能のアナログ信号を必要とする被試験回路
を有する集積回路を容易に動作試験できるようにする改
良である。【構成】第１のディジタル入力信号Ｄ_inと第１の基準
アナログ信号Ｖ₁と第２の基準アナログ信号Ｖ₂とを入
力され、第１の基準アナログ信号Ｖ₁の信号値と第２の
基準アナログ信号Ｖ₂の信号値との差の信号値を第１の
ディジタル入力信号Ｄ_inに対応したアナログ信号Ｖ_out
に変換して出力する第１のＤＡコンバータ１と、第１の
ＤＡコンバータ１が出力するアナログ信号Ｖ_outとアナ
ログ入力信号Ａ_inとが入力され、そのいずれかの信号を
選択信号Ｓに対応して選択し出力する選択手段２と、選
択手段２が選択した信号Ｘを入力される被試験回路３と
を有するアナログ試験回路である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力がアナログ信号で
ある被試験回路を有する集積回路の動作試験をするアナ
ログ試験回路の改良に関する。特に、汎用テスターが出
力するアナログ信号より高分解能のアナログ信号を必要
とする被試験回路を有する集積回路を容易に動作試験で
きるようにする改良に関する。

【０００２】

【従来の技術】集積回路を生産後出荷する際にはテスタ
ーと呼ばれる試験機器を用いて動作確認試験を行う。入
力がアナログ信号である被試験回路を有する集積回路の
試験には、アナログ基準電圧を出力することのできるテ
スターが用いられる。

【０００３】

【発明が解決しようとする課題】ところで、従来用いら
れてきた汎用テスターは、出力しうるアナログ基準電圧
の分解能が１２ビット程度であるが、近年、ディジタル
回路に要求されるビット数は増大し、上記１２ビット程
度の分解能では、要求を満たせなくなってきた。例え
ば、１６ビットの分解能を持つＡＤコンバータを試験す
るには、このＡＤコンバータに入力するアナログ基準電
圧は１７ビット以上の分解能を有することが必要であ
る。このため、多ビットのＡＤコンバータを有する集積
回路を試験するにあたり、分解能を表す微分非直線性誤
差等の試験項目は汎用テスターでは試験できず、高分解
能のアナログ電圧を出力できる専用テスターを必要とす
るため、試験コストが高価になると云う欠点があった。

【０００４】本発明の目的は、この欠点を解消すること
にあり、汎用テスターを使用して、汎用テスターが出力
するアナログ信号より高分解能のアナログ信号が入力さ
れることを必要とする被試験回路を有する集積回路を試
験することのできるアナログ試験回路を提供することに
ある。

【０００５】

【課題を解決するための手段】上記の目的は、第１のデ
ィジタル入力信号（Ｄ_in）と第１の基準アナログ信号
（Ｖ₁）と第２の基準アナログ信号（Ｖ₂）とを入力さ
れ、前記の第１の基準アナログ信号（Ｖ₁）の信号値と
前記の第２の基準アナログ信号（Ｖ₂）の信号値との差
の信号値を前記の第１のディジタル入力信号（Ｄ_in）に
対応したアナログ信号（Ｖ_out）に変換して出力する第
１のＤＡコンバータ（１）と、この第１のＤＡコンバー
タ（１）が出力するアナログ信号（Ｖ_out）とアナログ
入力信号（Ａ_in）とが入力され、そのいずれかの信号を
選択信号（Ｓ）に対応して選択し出力する選択手段
（２）と、この選択手段（２）が選択した信号（Ｘ）を
入力される被試験回路（３）とを有するアナログ試験回
路によって達成される。

【０００６】そして、前記の第１のディジタル入力信号
（Ｄ_in）は、第１の信号入力（Ｓ_in）を入力され、この
第１の信号入力（Ｓ_in）を第１のディジタル入力信号
（Ｄ_in）に変換する第１の制御回路（４）が出力する信
号であると、第１のディジタル入力信号（Ｄ_in）の端子
数より第１の信号入力（Ｓ_in）の端子数の方が数が少な
いので、アナログ試験回路の入力端子数を減少すること
ができ、さらに有利である。

【０００７】なお、前記の第１の基準アナログ信号（Ｖ
₁）は、第２のディジタル入力信号（Ｄ_in2）と第３の
基準アナログ信号（Ｖ₃）と第４の基準アナログ信号
（Ｖ₄）とを入力され、前記の第３の基準アナログ信号
（Ｖ₃）の信号値と前記の第４の基準アナログ信号（Ｖ
₄）の信号値との差の信号値を前記の第２のディジタル
入力信号（Ｄ_in2）に対応した第１の基準アナログ信号
（Ｖ₁）に変換して出力する第２のＤＡコンバータ
（５）の出力信号であり、前記の第２の基準アナログ信
号（Ｖ₂）は、第３のディジタル入力信号（Ｄ_in3）と
第５の基準アナログ信号（Ｖ₅）と第６の基準アナログ
信号（Ｖ₆）とを入力され、前記の第５の基準アナログ
信号（Ｖ₅）の信号値と前記の第６の基準アナログ信号
（Ｖ₆）の信号値との差の信号値を前記の第３のディジ
タル入力信号（Ｄ_in3）に対応した第２の基準アナログ
信号（Ｖ₂）に変換して出力する第３のＤＡコンバータ
（６）の出力信号であると、ＤＡコンバータが２段縦続
接続されることゝなり高分解能が得られるので、基準ア
ナログ信号（Ｖ₃・Ｖ₄・Ｖ₅・Ｖ₆）として特別な信
号を用意する必要がない。また、基準アナログ信号（Ｖ
₃・Ｖ₄・Ｖ₅・Ｖ₆）として汎用テスターの信号を使
用できるとき、必要なビット数を１個のＤＡコンバータ
でなく３個のＤＡコンバータで作成することゝなるの
で、１個のＤＡコンバータ当りのビット数を約半減でき
る。このため、必要なビット数が大きい場合３個のＤＡ
コンバータを使用しても、３個のＤＡコンバータを作成
するために必要な半導体素子の総数を減少することがで
き、ＤＡコンバータのためのチップ面積を減少すること
ができ、さらに有利である。

【０００８】そして、なお、前記の第１のディジタル入
力信号（Ｄ_in）は、第１の信号入力（Ｓ_in1）を入力さ
れこの第１の信号入力（Ｓ_in1）を第１のディジタル入
力信号（Ｄ_in）に変換する第１の制御回路（４）が出力
する信号であり、前記の第２のディジタル入力信号（Ｄ
_in2）は、第２の信号入力（Ｓ_in2）を入力されこの第
２の信号入力（Ｓ_in2）を第２のディジタル入力信号
（Ｄ_in2）に変換する第２の制御回路（７）が出力する
信号であり、前記の第３のディジタル入力信号
（Ｄ_in3）は、第３の信号入力（Ｓ_in3）を入力されこ
の第３の信号入力（Ｓ_in3）を第３のディジタル入力信
号（Ｄ_in3）に変換する第３の制御回路（８）が出力す
る信号であると、アナログ試験回路の入力端子数を減少
することができ、さらに有利である。

【０００９】また、前記の第１の制御回路（４）と前記
の第２の制御回路（７）と前記の第３の制御回路（８）
とは、シリアルデータをパラレルデータに変換する回路
であるとパラレルデータ入力用のＡＤコンバータとの接
続に都合がよい。

【００１０】あるいは、前記の第１の制御回路（４）と
前記の第２の制御回路（７）と前記の第３の制御回路
（８）とは、シリアルデータをカウントするカウンター
回路であっても、パラレルデータ入力用のＡＤコンバー
タとの接続は容易である。

【００１１】さらに、上に述べたアナログ試験回路のい
ずれも、このアナログ試験回路が被試験集積回路に集積
されていてもよく、集積されていると汎用テスターに付
加回路を付加することなく試験することができ、試験時
間やコストも低減でき有利である。

【００１２】

【作用】本発明に係るアナログ試験回路は、第１のディ
ジタル入力信号Ｄ_inに対応してアナログ信号Ｖ_outに変
換し出力する第１のＤＡコンバータ１を有しており、こ
の第１のＤＡコンバータ１の出力Ｖ_outは第１のＤＡコ
ンバータ１に入力される第１の基準アナログ信号Ｖ₁の
信号値と第２の基準アナログ信号Ｖ₂の信号値との差の
信号値に比例してＤＡ変換された信号となる。すなわ
ち、第１のＤＡコンバータ１の出力の分解能は、第１の
基準アナログ信号Ｖ₁の信号値と第２の基準アナログ信
号Ｖ₂の信号値とが有する分解能より、第１のＤＡコン
バータ１がＤＡ変換するビット数だけ分解能が高い。

【００１３】第１の基準アナログ信号Ｖ₁と第２の基準
アナログ信号Ｖ₂とのいずれも、仮にこれらを汎用テス
ターのアナログ出力信号とすれば、第１のＤＡコンバー
タ１の出力の分解能は、汎用テスターのアナログ出力信
号の分解能より、第１のＤＡコンバータ１がＤＡ変換す
るビット数だけ分解能が高くなるから、汎用テスターが
出力するアナログ信号より高分解能のアナログ信号が入
力されることを必要とする被試験回路を有する集積回路
を容易に試験することができる。

【００１４】

【実施例】以下、図面を参照して、本発明に係るアナロ
グ試験回路についてさらに詳細に説明する。

【００１５】第１実施例（請求項１に対応）図１参照図１は本発明の第１実施例に係るアナログ試験回路のブ
ロック図であり、アナログ試験回路を試験している状態
を示し、汎用テスターも表示している。図１において、
１は第１のＤＡコンバータであり、パラレルディジタル
信号である第１のディジタル入力信号Ｄ_inが第１のＤＡ
コンバータ１に入力され、ディジタルアナログ変換され
たアナログ出力信号Ｖ_outを出力する。２は選択手段で
あり、アナログ出力信号Ｖ_outとアナログ入力信号Ａ_in
とが入力され、そのいずれかの信号を選択信号Ｓに対応
して選択し出力する。３は入力としてアナログ信号を必
要とする被試験回路であり、選択手段２によって選択さ
れたアナログ出力Ｘが入力される。

【００１６】これらの被試験回路３を試験するための付
加回路は、通常、被試験回路３を有する集積回路を汎用
テスターに接続するために用いられるテストボードと呼
ばれる基板に集積回路とともに搭載される。

【００１７】１０は汎用テスターである。１１は第１の
基準アナログ信号源であり、１２は第２の基準アナログ
信号源であり、共に汎用テスター１０が有している。そ
れぞれの基準アナログ信号源の発する第１の基準アナロ
グ電圧Ｖ₁と第２の基準アナログ電圧Ｖ₂とは共に第１
のＤＡコンバータ１に入力されている。第１のディジタ
ル入力信号Ｄ_inと選択信号Ｓとは汎用テスター１０が送
出している。

【００１８】第１のディジタル入力信号Ｄ_inがｎビット
で、第１のＤＡコンバータ１の分解能がｎビットである
と、アナログ出力信号Ｖ_outは、

【００１９】

【数１】Ｖ_out＝（Ｖ₁−Ｖ₂）Ｄ_in／２ⁿ 但し、Ｄ_in＝Σ（２^(n-1)＊Ｄ_n-1＋２^(n-2)＊Ｄ_n-2＋２
^(n-3)＊Ｄ_n-3＋・・・＋Ｄ₀）となり、アナログ出力信号Ｖ_outは第１の基準アナログ
電圧Ｖ₁と第２の基準アナログ電圧Ｖ₂との差電圧（Ｖ
₁−Ｖ₂）を第１のディジタル入力信号Ｄ_inにしたがっ
てディジタルアナログ変換した電圧となる。すなわち、
汎用テスター１０が出力する第１の基準アナログ電圧Ｖ
₁と第２の基準アナログ電圧Ｖ₂とが有する分解能に対
して、ｎビット分だけ高分解能となっていることにな
る。

【００２０】図１においては、本発明の第１実施例に係
るアナログ試験回路は１個の第１のＤＡコンバータ１と
１個の選択手段２と１個の被試験回路３とで構成されて
いるが、各々１個に限られることはない。例えば、１つ
のアナログ出力信号Ｖ_outを使用して２個の被試験回路
３を同時に試験したい場合は、１個の第１のＤＡコンバ
ータ１と１個の選択手段２と２個の被試験回路３とで構
成すればよい。この場合、選択手段２は、一つのアナロ
グ出力信号Ｖ_outと二つのアナログ入力信号Ａ _in1とＡ
_in2とが入力され、二つの出力を出力する。二つの出力
は、選択信号Ｓに対応して、共にアナログ出力信号Ｖ
_outを出力するか、または、アナログ入力信号Ａ_in1と
Ａ_in2とのそれぞれを出力するように構成すればよい。

【００２１】また、第１の基準アナログ信号源１１と第
２の基準アナログ信号源１２とは汎用テスター１０が供
給することゝしているが、これに限ることはなく、汎用
テスター１０が供給できると同様の精度・分解能を有す
るアナログ電圧源であれば許容可能である。

【００２２】図２参照図２は選択手段２の１実施例を示す回路図である。図２
において、２１はＮチャンネルＭＯＳＦＥＴであり、２
２はＰチャンネルＭＯＳＦＥＴであり、２３はインバー
タである。選択信号ＳがＨのとき、アナログ出力Ｘはア
ナログ出力信号Ｖ_outを出力する。選択信号ＳがＬのと
き、アナログ出力Ｘはアナログ入力信号Ａ_inを出力す
る。

【００２３】そして、被試験回路３を試験するためアナ
ログ試験回路を動作させるときは、アナログ出力信号Ｖ
_outを選択し、被試験回路３を実回路に使用するとき
は、アナログ入力信号Ａ_inを選択するように選択信号Ｓ
を入力するようにすればよい。

【００２４】第２実施例（請求項２、請求項５、請求項７に対応）図３参照図３は本発明の第２実施例に係るアナログ試験回路のブ
ロック図であり、アナログ試験回路を試験している状態
を示し、汎用テスター１０も表示している。本発明の第
２実施例に係るアナログ試験回路は第１実施例に係るア
ナログ試験回路に対して、第１の制御回路４が付加され
ていることのみが異なる。第１の制御回路４は汎用テス
ター１０の第１の信号入力Ｓ_inを入力され、第１の信号
入力Ｓ_inを第１のディジタル入力信号Ｄ_inに変換する
（請求項２に対応）。

【００２５】第１の制御回路４がシリアルデータをパラ
レルデータに変換する変換器であると、第１のディジタ
ル入力信号Ｄ_inがｎビットのパラレルディジタル信号で
あるのに比し、第１の信号入力Ｓ_inをシリアルディジタ
ル信号とすることができる（請求項５に対応）。

【００２６】また、第１の制御回路４がカウンター回路
であると、第１の信号入力Ｓ_inをクロックとすることが
できる（請求項７に対応）。

【００２７】いずれの場合も、第１の信号入力Ｓ_inの信
号線の数が第１のディジタル入力信号Ｄ_inの数より少な
いので、本発明の第２実施例に係るアナログ試験回路
を、テストボードに搭載したとき、テストボードの端子
数を減少することができる。

【００２８】第３実施例（請求項３に対応）図４参照図４は本発明の第３実施例に係るアナログ試験回路のブ
ロック図であり、アナログ試験回路を試験している状態
を示し、汎用テスター１０も表示している。本発明の第
３実施例に係るアナログ試験回路は第１実施例に係るア
ナログ試験回路に対して、第２のＤＡコンバータ５と第
３のＤＡコンバータ６とが付加されていることのみが異
なる。第２のＤＡコンバータ５は、パラレルディジタル
信号である第２のディジタル入力信号Ｄ_in2と第３の基
準アナログ電圧Ｖ₃と第４の基準アナログ電圧Ｖ₄とを
入力され、差電圧（Ｖ₃−Ｖ₄）を第２のディジタル入
力信号Ｄ_in2でディジタルアナログ変換されたアナログ
出力信号Ｖ₁を出力する。第３の基準アナログ電圧Ｖ₃
と第４の基準アナログ電圧Ｖ₄とは汎用テスター１０が
有する第３の基準アナログ信号源１３と第４の基準アナ
ログ信号源１４とがそれぞれ発する電圧である。第３の
ＤＡコンバータ６は、パラレルディジタル信号である第
３のディジタル入力信号Ｄ_in3と第５の基準アナログ電
圧Ｖ₅と第６の基準アナログ電圧Ｖ₆とを入力され、差
電圧（Ｖ₅−Ｖ₆）を第３のディジタル入力信号Ｄ_in3
でディジタルアナログ変換されたアナログ出力信号Ｖ₂
を出力する。第５の基準アナログ電圧Ｖ₅と第６の基準
アナログ電圧Ｖ₆とは汎用テスター１０が有する第５の
基準アナログ信号源１５と第６の基準アナログ信号源１
６とがそれぞれ発する電圧である。

【００２９】第３実施例において、第１のＤＡコンバー
タ１の分解能をｋビットとし、第２のＤＡコンバータ５
の分解能をｌビットとし、第３のＤＡコンバータ６の分
解能をｍビットとすれば、第１のＤＡコンバータ１のア
ナログ出力信号Ｖ_outは、

【００３０】

【数２】但し、Ｄ_in＝Σ（２^(k-1)＊Ｄ_k-1＋２^(k-2)＊Ｄ_k-2＋２
^(k-3)＊Ｄ_k-3＋・・・＋Ｄ₀）Ｄ_in2＝Σ（２^(l-1)＊Ｄ_l-1＋２^(l-2)＊Ｄ_l-2＋２
^(l-3)＊Ｄ_l-3＋・・・＋Ｄ₀）Ｄ_in3＝Σ（２^(m-1)＊Ｄ_m-1＋２^(m-2)＊Ｄ_m-2＋２
^(m-3)＊Ｄ_m-3＋・・・＋Ｄ₀）となり、３個のＤＡコンバータ１・５・６からなるＤＡ
コンバータの組み合わせの分解能は、少なくとも（ｋ＋
１）または（ｋ＋ｍ）のいずれか低い方のビット数とな
る。

【００３１】本発明の第１実施例に係るアナログ試験回
路が第１のＤＡコンバータ１のみであるに比し、第３実
施例に係るアナログ試験回路は第１のＤＡコンバータ１
と第２のＤＡコンバータ５と第３のＤＡコンバータ６と
３個のＤＡコンバータ１・５・６とを有しているので、
非常に高分解能のアナログ電圧を得ることができる。こ
のため、第３の基準アナログ電圧Ｖ₃と第４の基準アナ
ログ電圧Ｖ₄と第５の基準アナログ電圧Ｖ₅と第６の基
準アナログ電圧Ｖ₆とには、特別な基準電圧源を用意す
る必要はなく、通常の電源であってもよい。また、３個
のＤＡコンバータの１・５・６の組み合わせの分解能が
１個のＤＡコンバータの分解能と同一でもよい場合は、
３個のＤＡコンバータとした方が１個のＤＡコンバータ
とする場合よりも、ＤＡコンバータを作成するために必
要な半導体素子数が少なくてすむ。

【００３２】第４実施例（請求項４、請求項６、請求項８に対応）図５参照図５は本発明の第４実施例に係るアナログ試験回路のブ
ロック図であり、アナログ試験回路を試験している状態
を示し、汎用テスター１０も表示している。本発明の第
４実施例に係るアナログ試験回路は第３実施例に係るア
ナログ試験回路に対して、第１の制御回路４と第２の制
御回路７と第３の制御回路８とを有することのみが異な
る。第１の制御回路４は汎用テスター１０の第１の信号
入力Ｓ_in ₁を入力され、第１の信号入力Ｓ_in1を第１の
ディジタル入力信号Ｄ_in1に変換する。第２の制御回路
７は汎用テスター１０の第２の信号入力Ｓ_in2に入力さ
れ、第２の信号入力Ｓ_in2を第２のディジタル入力信号
Ｄ_in2に変換する。第３の制御回路８は汎用テスター１
０の第３の信号入力Ｓ_in3を入力され、第３の信号入力
Ｓ_in3を第３のディジタル入力信号Ｄ_in3に変換する
（請求項４に対応）。

【００３３】第１の制御回路４と第２の制御回路７と第
３の制御回路８とがシリアルデータをパラレルデータに
変換する変換器であると、第１の信号入力Ｓ_in1と第２
の信号入力Ｓ_in2と第３の信号入力Ｓ_in3とをシリアル
ディジタル信号とすることができる（請求項６に対
応）。

【００３４】また、第１の制御回路４と第２の制御回路
７と第３の制御回路８とがカウンター回路であると、第
１の信号入力Ｓ_in1と第２の信号入力Ｓ_in2と第３の信
号入力Ｓ_in3とをクロックとすることができる（請求項
８に対応）。

【００３５】いずれの場合も、第１と第２と第３との信
号入力それぞれの信号線の数が第１と第２と第３とのデ
ィジタル入力信号それぞれの信号線より少ないので、本
発明の第４実施例に係るアナログ試験回路を、テストボ
ードに搭載したとき、テストボードの端子数を減少する
ことができる。

【００３６】第５実施例（請求項９、請求項１０、請求
項１１、請求項１２、請求項１３、請求項１４、請求項
１５、請求項１６に対応）本発明の第５実施例に係るアナログ試験回路は、上記の
第１実施例から第４実施例に述べたアナログ試験回路が
被試験回路を有する集積回路内に集積されている。この
ように、被試験回路を試験するための付加回路までも集
積回路内に集積させておけば、テストボードの簡易化を
図ることができる。

【００３７】付加回路が第１のＤＡコンバータ１と選択
手段２のみを有する場合（図１参照）（請求項９に対
応）でも、テストボードの簡易化を図ることができる。
選択手段２は付加回路が一体に集積されている場合特に
有効であり、既に述べたように、集積回路を試験すると
きと実使用するときとで、被試験回路３に入力される信
号を切り分けることができる。

【００３８】付加回路が第１のＤＡコンバータ１と選択
手段２と第１の制御回路４とを有する場合（図３参照）
（請求項１０、請求項１３、請求項１５に対応）は、さ
らに、第１の制御回路４によりパラレルビットをシリア
ルビットまたはクロックを入力すればよいので、集積回
路内に集積しても集積回路のピン数の増加を抑制するこ
とができるので有効である。

【００３９】付加回路が第１のＤＡコンバータ１と第２
のＤＡコンバータ５と第３のＤＡコンバータ６と選択手
段２とを有する場合（図４参照）（請求項１１に対応）
は、縦続接続された３個のＤＡコンバータによる高分解
能のため基準アナログ電圧は集積回路の電源電圧を利用
することができるので、さらに集積回路のピン数の増加
を抑制することができる。また、縦続接続された３個の
ＤＡコンバータを形成するために必要なチップ面積は、
これと同一の高分解能の１段のＤＡコンバータに比し少
なくてすむので、集積化に有効である。

【００４０】付加回路が第１のＤＡコンバータ１と第２
のＤＡコンバータ５と第３のＤＡコンバータ６と選択手
段２と第１の制御回路４と第２の制御回路７と第３の制
御回路８とを有する場合（図５参照）（請求項１１、請
求項１４、請求項１６に対応）は、以上に述べた効果が
総合して発揮される。

【００４１】これらの効果は、テストボードの簡易化に
止まらず試験機器の負担を減少させ、試験時間の短縮や
試験コストの低減に寄与する。そして、集積化のための
負担は僅少であり、チップ面積の僅かな増大とピン数の
僅かな増加だけで済む。

【００４２】なお、本実施例にように集積回路内に集積
する場合においても、相互に接続されるＤＡコンバータ
と選択手段と被試験回路との数は図１・図３・図４・図
５に示すように１個である必要性はない。この事は既に
述べたとおりである。

【００４３】

【発明の効果】以上説明したように、本発明に係るアナ
ログ試験回路はＤＡコンバータを有しており、汎用テス
ターが出力するアナログ信号の分解能が低くとも、ＤＡ
コンバータのビット数だけ分解能を高めることができ
る。そのため、汎用テスターが出力するアナログ信号よ
り高分解能のアナログ信号が入力されることを必要とす
る被試験回路を有する集積回路を、汎用テスターを使用
して容易に試験することができる。

【００４４】なお、ＤＡコンバータの前段にシリアルパ
ラレル変換回路またはカウンター回路よりなる制御回路
を付加することにより、入力の線数を減らすことができ
る。さらに、ＤＡコンバータを３個使用することによ
り、電源電圧を基準アナログ電圧として使用することが
可能になる。アナログ試験回路全体を集積回路に集積す
るのに都合がよい。

【００４５】そして、本発明に係るアナログ試験回路全
体が集積回路に予め集積されていると、テストボードの
簡易化など、試験機器の負担を減らすことができ、試験
時間を短縮し、試験コストを低減することも可能とな
る。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るアナログ試験回路の
ブロック図である。

【図２】選択手段の１実施例を示す回路図である。

【図３】本発明の第２実施例に係るアナログ試験回路の
ブロック図である。

【図４】本発明の第３実施例に係るアナログ試験回路の
ブロック図である。

【図５】本発明の第４実施例に係るアナログ試験回路の
ブロック図である。

【符号の説明】１第１のＤＡコンバータ２選択手段３被試験回路４第１の制御回路５第２のＤＡコンバータ６第３のＤＡコンバータ７第２の制御回路８第３の制御回路１０汎用テスター１１第１の基準アナログ信号源１２第２の基準アナログ信号源１３第３の基準アナログ信号源１４第４の基準アナログ信号源１５第５の基準アナログ信号源１６第６の基準アナログ信号源２１ＮチャンネルＭＯＳＦＥＴ２２ＰチャンネルＭＯＳＦＥＴ２３インバータ

Claims

【特許請求の範囲】

【請求項１】第１のディジタル入力信号（Ｄ_in）と第
１の基準アナログ信号（Ｖ₁）と第２の基準アナログ信
号（Ｖ₂）とを入力され、前記第１の基準アナログ信号
（Ｖ₁）の信号値と前記第２の基準アナログ信号
（Ｖ₂）の信号値との差の信号値を前記第１のディジタ
ル入力信号（Ｄ_in）に対応したアナログ信号（Ｖ_out）
に変換して出力する第１のＤＡコンバータ（１）と、該第１のＤＡコンバータ（１）が出力するアナログ信号
（Ｖ_out）とアナログ入力信号（Ａ_in）とが入力され、
そのいずれかの信号を選択信号（Ｓ）に対応して選択し
出力する選択手段（２）と、該選択手段（２）が選択した信号（Ｘ）を入力される被
試験回路（３）とを有することを特徴とするアナログ試
験回路。
【請求項２】前記第１のディジタル入力信号（Ｄ_in）
は、第１の信号入力（Ｓ_in）を入力され、該第１の信号
入力（Ｓ_in）を第１のディジタル入力信号（Ｄ_in）に変
換する第１の制御回路（４）が出力する信号であること
を特徴とする請求項１記載のアナログ試験回路。
【請求項３】前記第１の基準アナログ信号（Ｖ₁）
は、第２のディジタル入力信号（Ｄ_in2）と第３の基準
アナログ信号（Ｖ₃）と第４の基準アナログ信号
（Ｖ₄）とを入力され、前記第３の基準アナログ信号
（Ｖ₃）の信号値と前記第４の基準アナログ信号
（Ｖ₄）の信号値との差の信号値を前記第２のディジタ
ル入力信号（Ｄ_in2）に対応した第１の基準アナログ信
号（Ｖ₁）に変換して出力する第２のＤＡコンバータ
（５）の出力信号であり、前記第２の基準アナログ信号（Ｖ₂）は、第３のディジ
タル入力信号（Ｄ_in3）と第５の基準アナログ信号（Ｖ
₅）と第６の基準アナログ信号（Ｖ₆）とを入力され、
前記第５の基準アナログ信号（Ｖ₅）の信号値と前記第
６の基準アナログ信号（Ｖ₆）の信号値との差の信号値
を前記第３のディジタル入力信号（Ｄ_in ₃）に対応した
第２の基準アナログ信号（Ｖ₂）に変換して出力する第
３のＤＡコンバータ（６）の出力信号であることを特徴
とする請求項１記載のアナログ試験回路。
【請求項４】前記第１のディジタル入力信号（Ｄ_in）
は、第１の信号入力（Ｓ_in1）を入力され該第１の信号
入力（Ｓ_in1）を第１のディジタル入力信号（Ｄ_in）に
変換する第１の制御回路（４）が出力する信号であり、前記第２のディジタル入力信号（Ｄ_in2）は、第２の信
号入力（Ｓ_in2）を入力され該第２の信号入力
（Ｓ_in2）を第２のディジタル入力信号（Ｄ_in2）に変
換する第２の制御回路（７）が出力する信号であり、前記第３のディジタル入力信号（Ｄ_in3）は、第３の信
号入力（Ｓ_in3）を入力され該第３の信号入力
（Ｓ_in3）を第３のディジタル入力信号（Ｄ_in3）に変
換する第３の制御回路（８）が出力する信号であること
を特徴とする請求項３記載のアナログ試験回路。
【請求項５】前記第１の制御回路（４）は、シリアル
データをパラレルデータに変換する回路であることを特
徴とする請求項２記載のアナログ試験回路。
【請求項６】前記第１の制御回路（４）と前記第２の
制御回路（７）と前記第３の制御回路（８）とは、シリ
アルデータをパラレルデータに変換する回路であること
を特徴とする請求項４記載のアナログ試験回路。
【請求項７】前記第１の制御回路（４）は、シリアル
データをカウントするカウンター回路であることを特徴
とする請求項２記載のアナログ試験回路。
【請求項８】前記第１の制御回路（４）と前記第２の
制御回路（７）と前記第３の制御回路（８）とは、シリ
アルデータをカウントするカウンター回路であることを
特徴とする請求項４記載のアナログ試験回路。
【請求項９】被試験集積回路に集積されてなることを
特徴とする請求項１記載のアナログ試験回路。
【請求項１０】被試験集積回路に集積されてなること
を特徴とする請求項２記載のアナログ試験回路。
【請求項１１】被試験集積回路に集積されてなること
を特徴とする請求項３記載のアナログ試験回路。
【請求項１２】被試験集積回路に集積されてなること
を特徴とする請求項４記載のアナログ試験回路。
【請求項１３】被試験集積回路に集積されてなること
を特徴とする請求項５記載のアナログ試験回路。
【請求項１４】被試験集積回路に集積されてなること
を特徴とする請求項６記載のアナログ試験回路。
【請求項１５】被試験集積回路に集積されてなること
を特徴とする請求項７記載のアナログ試験回路。
【請求項１６】被試験集積回路に集積されてなること
を特徴とする請求項８記載のアナログ試験回路。