JP2589318B2 - アナログ・デジタル変換回路 - Google Patents
アナログ・デジタル変換回路Info
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- JP2589318B2 JP2589318B2 JP62199544A JP19954487A JP2589318B2 JP 2589318 B2 JP2589318 B2 JP 2589318B2 JP 62199544 A JP62199544 A JP 62199544A JP 19954487 A JP19954487 A JP 19954487A JP 2589318 B2 JP2589318 B2 JP 2589318B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はアナログ・デジタル変換回路の改良に関す
る。
る。
従来の技術 従来、第３図を伴って次に述べる構成を有するアナロ
グ・デジタル変換回路が提案されている。
グ・デジタル変換回路が提案されている。
すなわち、アナログ信号入力端子１から得られるアナ
ログ信号電圧S1をサンプリングホールドし、そのサンプ
リングホールドされたアナログ信号電圧S2を出力するサ
ンプリングホールド回路２を有する。
ログ信号電圧S1をサンプリングホールドし、そのサンプ
リングホールドされたアナログ信号電圧S2を出力するサ
ンプリングホールド回路２を有する。
また、サンプリングホールド回路２から得られるアナ
ログ信号電圧S2をｌビット（ｌは１以上の整数）、例え
ば３ビットのデジタル信号D1に変換するアナログ・デジ
タル変換回路３を有する。この場合、アナログ・デジタ
ル変換回路３は、アナログ・デジタル変換回路本体４
と、参照電圧発生用抵抗分圧回路６とを有し、そして、
参照電圧発生用抵抗回路６は、例えば6Vの基準電源（図
示せず）が接続される正の基準電源端子5Pと接地端子5G
との間に互に直列に接続された同じ抵抗値ｒを有する抵
抗6A、6B及び6Cと、同じ−6Vの基準電源（図示せず）が
接続される負の基準電源端子5Nと上述した接地端子5Gと
の間に互に直列に接続された同じ抵抗値ｒを有する抵抗
6D、6E及び6Fとを有する、複数（６＋１）個の参照基準
電源＋6V、＋4V、＋2V、0V、−2V、−4V及び−6Vを発生
する構成を有する。
ログ信号電圧S2をｌビット（ｌは１以上の整数）、例え
ば３ビットのデジタル信号D1に変換するアナログ・デジ
タル変換回路３を有する。この場合、アナログ・デジタ
ル変換回路３は、アナログ・デジタル変換回路本体４
と、参照電圧発生用抵抗分圧回路６とを有し、そして、
参照電圧発生用抵抗回路６は、例えば6Vの基準電源（図
示せず）が接続される正の基準電源端子5Pと接地端子5G
との間に互に直列に接続された同じ抵抗値ｒを有する抵
抗6A、6B及び6Cと、同じ−6Vの基準電源（図示せず）が
接続される負の基準電源端子5Nと上述した接地端子5Gと
の間に互に直列に接続された同じ抵抗値ｒを有する抵抗
6D、6E及び6Fとを有する、複数（６＋１）個の参照基準
電源＋6V、＋4V、＋2V、0V、−2V、−4V及び−6Vを発生
する構成を有する。
また、上述したアナログ・デジタル変換回路３から得
られるデジタル信号D1から、そのデジタル信号D1が表し
ている電圧に対応している減算用電圧S3を発生する減算
用電圧発生回路７を有する。この場合、減算用電圧発生
回路７は、デジタル・アナログ変換回路８でなる。
られるデジタル信号D1から、そのデジタル信号D1が表し
ている電圧に対応している減算用電圧S3を発生する減算
用電圧発生回路７を有する。この場合、減算用電圧発生
回路７は、デジタル・アナログ変換回路８でなる。
さらに、２つの減算用入力端子10A及び10Bと減算用出
力端子10Cとを有し、減算用入力端子10Aに上述したサン
プリングホールド回路２からのアナログ信号電圧S2を受
け、減算用入力端子10Bに上述した減算用電圧発生回路
７からの減算用電圧S3を受け、そしてアナログ信号電圧
S2から減算用電圧S3を減算して、減算用電圧S3のアナロ
グ信号電圧S2からの誤差電圧S4を減算用出力端子10Cに
出力する減算回路９を有する。
力端子10Cとを有し、減算用入力端子10Aに上述したサン
プリングホールド回路２からのアナログ信号電圧S2を受
け、減算用入力端子10Bに上述した減算用電圧発生回路
７からの減算用電圧S3を受け、そしてアナログ信号電圧
S2から減算用電圧S3を減算して、減算用電圧S3のアナロ
グ信号電圧S2からの誤差電圧S4を減算用出力端子10Cに
出力する減算回路９を有する。
この場合、減算回路９は、２つの入力端12A及び12Bと
１つの出力端12Cとを有し、そして、出力端12Cを帰還用
抵抗13を通じて入力端12Aに接続し、一方、その入力端1
2Aを入力抵抗14を通じて減算回路９の減算用入力端子10
Aに接続し、また、入力端12Bを減算回路９の減算用入力
端子10Bと接地との間に互に直列に接続された入力抵抗1
5及び16の接続中点に接続している差動増幅回路11を有
する、利得Ｇ（Ｇは１以上の数）を有する演算増幅回路
でなる。
１つの出力端12Cとを有し、そして、出力端12Cを帰還用
抵抗13を通じて入力端12Aに接続し、一方、その入力端1
2Aを入力抵抗14を通じて減算回路９の減算用入力端子10
Aに接続し、また、入力端12Bを減算回路９の減算用入力
端子10Bと接地との間に互に直列に接続された入力抵抗1
5及び16の接続中点に接続している差動増幅回路11を有
する、利得Ｇ（Ｇは１以上の数）を有する演算増幅回路
でなる。
また、上述した演算増幅回路でなる減算回路９から得
られる減算用電圧S4を、ｍビット（ｍは１以上の整
数）、例えば、２ビットのデジタル信号D2に変換するア
ナログ・デジタル変換回路17を有する。
られる減算用電圧S4を、ｍビット（ｍは１以上の整
数）、例えば、２ビットのデジタル信号D2に変換するア
ナログ・デジタル変換回路17を有する。
この場合、アナログ・デジタル変換回路17は、アナロ
グ・デジタル変換回路本体18と、参照電圧発生用抵抗分
圧回路20とを有し、そして、参照電圧発生用抵抗分圧回
路20は、2Vの基準電源（図示せず）が接続される正の基
準電源19Pと接地端子19Gとの間に互に直列に接続された
同じ抵抗値ｒ′を有する４個の抵抗20A、20B、20C及び2
0Dを有する、複数（４＋１）個の参照電圧＋2V、＋1.5
V、＋1V、＋1.5V、0.5V、0Vを発生する構成を有する。
グ・デジタル変換回路本体18と、参照電圧発生用抵抗分
圧回路20とを有し、そして、参照電圧発生用抵抗分圧回
路20は、2Vの基準電源（図示せず）が接続される正の基
準電源19Pと接地端子19Gとの間に互に直列に接続された
同じ抵抗値ｒ′を有する４個の抵抗20A、20B、20C及び2
0Dを有する、複数（４＋１）個の参照電圧＋2V、＋1.5
V、＋1V、＋1.5V、0.5V、0Vを発生する構成を有する。
さらに、上述したアナログ・デジタル変換回路３から
得られるデジタル信号D1と上述したアナログ・デジタル
変換回路17から得られるデジタル信号D2とを合成して、
上述したアナログ信号入力端子１に得られるアナログ信
号電圧S1を表しているデジタル信号D3をデジタル信号出
力端子22に出力するデジタル信号合成回路21を有する。
得られるデジタル信号D1と上述したアナログ・デジタル
変換回路17から得られるデジタル信号D2とを合成して、
上述したアナログ信号入力端子１に得られるアナログ信
号電圧S1を表しているデジタル信号D3をデジタル信号出
力端子22に出力するデジタル信号合成回路21を有する。
以上が、従来提案されているアナログ・デジタル変換
回路の構成である。
回路の構成である。
このような構成を有する従来のアナログ・デジタル変
換回路によれば、アナログ信号入力端子１に得られるア
ナログ信号電圧S1による（ｌ＋ｍ）＝ｎビットのデジタ
ル信号D3を、デジタル信号出力端子22に出力させるとい
うアナログ・デジタル変換回路としての機能が得られ
る。
換回路によれば、アナログ信号入力端子１に得られるア
ナログ信号電圧S1による（ｌ＋ｍ）＝ｎビットのデジタ
ル信号D3を、デジタル信号出力端子22に出力させるとい
うアナログ・デジタル変換回路としての機能が得られ
る。
そして、この場合、アナログ・デジタル変換回路３の
アナログ・デジタル変換回路本体４及びアナログ・デジ
タル変換回路17のアナログ・デジタル変換回路本体18を
ともに並列形に構成した場合、アナログ・デジタル変換
回路本体４及び18を、それぞれ一般に、2l個及び2m個の
比較回路を用いて構成することができるので、アナログ
・デジタル変換回路に用いる比較回路が、もし、２つの
アナログ・デジタル変換回路３及び17を用いずに、サン
プリングホールド回路２から得られるアナログ信号電圧
S2を、１つのアナログ・デジタル変換回路を用いるとし
た場合に必要とされる2(l+m)＝2n個に比し、少ない数で
すむので、アナログ・デジタル変換回路が全体として簡
易になる。
アナログ・デジタル変換回路本体４及びアナログ・デジ
タル変換回路17のアナログ・デジタル変換回路本体18を
ともに並列形に構成した場合、アナログ・デジタル変換
回路本体４及び18を、それぞれ一般に、2l個及び2m個の
比較回路を用いて構成することができるので、アナログ
・デジタル変換回路に用いる比較回路が、もし、２つの
アナログ・デジタル変換回路３及び17を用いずに、サン
プリングホールド回路２から得られるアナログ信号電圧
S2を、１つのアナログ・デジタル変換回路を用いるとし
た場合に必要とされる2(l+m)＝2n個に比し、少ない数で
すむので、アナログ・デジタル変換回路が全体として簡
易になる。
発明が解決しようとする問題点 しかしながら、第３図に示す従来のアナログ・デジタ
ル変換回路の場合、減算用電圧発生回路７が、デジタル
・アナログ変換回路８で構成され、そして、そのデジタ
ル・アナログ変換回路８を、高精度に構成する必要があ
り、従って、アナログ・デジタル変換回路全体が複雑、
大型化する欠点を有していた。
ル変換回路の場合、減算用電圧発生回路７が、デジタル
・アナログ変換回路８で構成され、そして、そのデジタ
ル・アナログ変換回路８を、高精度に構成する必要があ
り、従って、アナログ・デジタル変換回路全体が複雑、
大型化する欠点を有していた。
また、デジタル・アナログ変換回路８を例えばトラン
ジスタを用いた増幅回路を含んで構成する必要があるた
め、そこに、比較的大きな電力消費を伴い、従って、ア
ナログ・デジタル変換回路全体の消費電力が大である、
という欠点を有していた。
ジスタを用いた増幅回路を含んで構成する必要があるた
め、そこに、比較的大きな電力消費を伴い、従って、ア
ナログ・デジタル変換回路全体の消費電力が大である、
という欠点を有していた。
問題点を解決するための手段 よって、本発明は、上述した欠点のない、新規なアナ
ログ・デジタル変換回路を提案せんとするものである。
ログ・デジタル変換回路を提案せんとするものである。
本発明によるアナログ・デジタル変換回路は、第３図
で上述した従来のアナログ・デジタル変換回路の場合と
同様にアナログ信号入力端子から得られる第１のアナロ
グ信号電圧またはその第１のアナログ信号電圧のサンプ
リングホールドされた第２のアナログ信号電圧を、第１
のデジタル信号に変換する第１のアナログ・デジタル変
換回路と、その第１のアナログ・デジタル変換回路から
得られる第１のデジタル信号が表している電圧に対応し
ている減算用電圧を発生する減算用電圧発生回路と、第
１及び第２の減算用入力端子と減算用出力端子とを有
し、上記第１の減算用入力端子に上記第１または第２の
アナログ信号電圧を受け、上記第２の減算用入力端子に
上記減算用電圧を受け、上記第１または第２のアナログ
信号電圧から上記減算用電圧を減算して、上記減算用電
圧の上記第１または第２のアナログ信号電圧からの誤差
電圧を上記減算用出力端子に出力する減算回路と、上記
誤差電圧を、第２のデジタル信号に変換する第２のアナ
ログ・デジタル変換回路と、上記第１及び第２のデジタ
ル信号を合成して、上記第１のアナログ信号電圧を表し
ている第３のデジタル信号をデジタル信号出力端子に出
力するデジタル信号合成回路とを有する。
で上述した従来のアナログ・デジタル変換回路の場合と
同様にアナログ信号入力端子から得られる第１のアナロ
グ信号電圧またはその第１のアナログ信号電圧のサンプ
リングホールドされた第２のアナログ信号電圧を、第１
のデジタル信号に変換する第１のアナログ・デジタル変
換回路と、その第１のアナログ・デジタル変換回路から
得られる第１のデジタル信号が表している電圧に対応し
ている減算用電圧を発生する減算用電圧発生回路と、第
１及び第２の減算用入力端子と減算用出力端子とを有
し、上記第１の減算用入力端子に上記第１または第２の
アナログ信号電圧を受け、上記第２の減算用入力端子に
上記減算用電圧を受け、上記第１または第２のアナログ
信号電圧から上記減算用電圧を減算して、上記減算用電
圧の上記第１または第２のアナログ信号電圧からの誤差
電圧を上記減算用出力端子に出力する減算回路と、上記
誤差電圧を、第２のデジタル信号に変換する第２のアナ
ログ・デジタル変換回路と、上記第１及び第２のデジタ
ル信号を合成して、上記第１のアナログ信号電圧を表し
ている第３のデジタル信号をデジタル信号出力端子に出
力するデジタル信号合成回路とを有する。
しかしながら、本発明によるアナログ・デジタル変換
回路は、このような構成を有するアナログ・デジタル変
換回路において、（ａ）上記第１のアナログ・デジタル
変換回路が、基準電源間に互に直列に接続された複数の
参照電圧発生用抵抗を有する、上記第１のデジタル信号
が表す複数の電圧にそれぞれ対応している複数の参照電
圧を発生する参照電圧発生用抵抗分圧回路を有し、ま
た、（ｂ）上記減算用電圧発生回路が、上記減算用電圧
を、上記第１のデジタル信号が表わしている電圧のG/
（１＋Ｇ）倍の値を有する電圧として発生し、さらに、
（ｃ）上記減算回路が、第１及び第２の入力端と出力端
とを有し、上記出力端を帰還用抵抗を通じて上記第１の
入力端に接続し、上記第１の入力端を入力抵抗を通じて
上記第１の減算用入力端子に接続し、上記第２の入力端
を直接的に上記第２の減算用入力端子に接続し、上記出
力端を上記減算用出力端子に接続している差動増幅回路
を有する、利得Ｇ（Ｇは１以上の数）を有する演算増幅
回路でなり、また、（ｄ）上記減算用電圧発生回路が、
基準電源間に互に直列に接続された複数の減算用電圧発
生用抵抗を有する、上記第１のデジタル信号が表す複数
の電圧にそれぞれ対応している複数の減算用電圧を発生
する減算用電圧発生用抵抗分圧回路と、上記減算用電圧
発生用抵抗分圧回路から得られる複数の減算用電圧中か
ら上記第１のデジタル信号が表している電圧のG/（１＋
Ｇ）倍の電圧に対応している減算用電圧を選択するスイ
ッチ回路とを有し、さらに、（ｅ）上記減算用電圧発生
回路の減算用電圧発生用抵抗分圧回路の複数の減算用電
圧発生用抵抗が、上記第１のアナログ・デジタル変換回
路の参照電圧発生用抵抗分圧回路の参照電圧発生用抵抗
を利用している構成を有する。
回路は、このような構成を有するアナログ・デジタル変
換回路において、（ａ）上記第１のアナログ・デジタル
変換回路が、基準電源間に互に直列に接続された複数の
参照電圧発生用抵抗を有する、上記第１のデジタル信号
が表す複数の電圧にそれぞれ対応している複数の参照電
圧を発生する参照電圧発生用抵抗分圧回路を有し、ま
た、（ｂ）上記減算用電圧発生回路が、上記減算用電圧
を、上記第１のデジタル信号が表わしている電圧のG/
（１＋Ｇ）倍の値を有する電圧として発生し、さらに、
（ｃ）上記減算回路が、第１及び第２の入力端と出力端
とを有し、上記出力端を帰還用抵抗を通じて上記第１の
入力端に接続し、上記第１の入力端を入力抵抗を通じて
上記第１の減算用入力端子に接続し、上記第２の入力端
を直接的に上記第２の減算用入力端子に接続し、上記出
力端を上記減算用出力端子に接続している差動増幅回路
を有する、利得Ｇ（Ｇは１以上の数）を有する演算増幅
回路でなり、また、（ｄ）上記減算用電圧発生回路が、
基準電源間に互に直列に接続された複数の減算用電圧発
生用抵抗を有する、上記第１のデジタル信号が表す複数
の電圧にそれぞれ対応している複数の減算用電圧を発生
する減算用電圧発生用抵抗分圧回路と、上記減算用電圧
発生用抵抗分圧回路から得られる複数の減算用電圧中か
ら上記第１のデジタル信号が表している電圧のG/（１＋
Ｇ）倍の電圧に対応している減算用電圧を選択するスイ
ッチ回路とを有し、さらに、（ｅ）上記減算用電圧発生
回路の減算用電圧発生用抵抗分圧回路の複数の減算用電
圧発生用抵抗が、上記第１のアナログ・デジタル変換回
路の参照電圧発生用抵抗分圧回路の参照電圧発生用抵抗
を利用している構成を有する。
作用・効果 本発明によるアナログ・デジタル変換回路によれば、
減算回路が上述した演算増幅回路でなり、そして、その
減算回路の第２の減算用入力端子に、減算用電圧発生回
路ら得られる、第１のアナログ・デジタル変換回路から
得られる第１のデジタル信号が表している電圧のG/（１
＋Ｇ）倍の値を有する電圧を与えるようにしているの
で、第３図で上述した従来のアナログ・デジタル変換回
路の場合と同様のアナログ・デジタル変換回路としての
機能が得られる。
減算回路が上述した演算増幅回路でなり、そして、その
減算回路の第２の減算用入力端子に、減算用電圧発生回
路ら得られる、第１のアナログ・デジタル変換回路から
得られる第１のデジタル信号が表している電圧のG/（１
＋Ｇ）倍の値を有する電圧を与えるようにしているの
で、第３図で上述した従来のアナログ・デジタル変換回
路の場合と同様のアナログ・デジタル変換回路としての
機能が得られる。
しかしながら、本発明によるアナログ・デジタル変換
回路によれば、減算用電圧発生回路を、第３図で上述し
た従来のアナログ・デジタル変換回路の場合と同様のデ
ジタル・アナログ変換回路で構成する必要がないので、
減算用電圧発生回路を、第３図で上述した従来のアナロ
グ・デジタル変換回路の場合に比し簡易に構成すること
ができる。このことは、減算用電圧発生回路の試算用電
圧発生用抵抗分圧回路の複数の試算用電圧発生用抵抗
が、第１のアナログ・デジタル変換回路の参照電圧発生
用抵抗分圧回路の参照電圧発生用抵抗を利用しているの
でなおさらである。
回路によれば、減算用電圧発生回路を、第３図で上述し
た従来のアナログ・デジタル変換回路の場合と同様のデ
ジタル・アナログ変換回路で構成する必要がないので、
減算用電圧発生回路を、第３図で上述した従来のアナロ
グ・デジタル変換回路の場合に比し簡易に構成すること
ができる。このことは、減算用電圧発生回路の試算用電
圧発生用抵抗分圧回路の複数の試算用電圧発生用抵抗
が、第１のアナログ・デジタル変換回路の参照電圧発生
用抵抗分圧回路の参照電圧発生用抵抗を利用しているの
でなおさらである。
また、本発明によるアナログ・デジタル変換回路によ
れば、上述した理由で、減算用電圧発生回路を、大なる
消費電力を伴うことなしに構成することができ、よっ
て、アナログ・デジタル変換回路全体を、第３図で上述
した従来のアナログ・デジタル変換回路の場合に比し少
ない消費電力しか伴わないものとすることができる。
れば、上述した理由で、減算用電圧発生回路を、大なる
消費電力を伴うことなしに構成することができ、よっ
て、アナログ・デジタル変換回路全体を、第３図で上述
した従来のアナログ・デジタル変換回路の場合に比し少
ない消費電力しか伴わないものとすることができる。
実施例 次に、第１図を伴って本発明によるアナログ・デジタ
ル変換回路の実施例を述べよう。
ル変換回路の実施例を述べよう。
第１図において、第３図との対応部分とは同一符号を
付して詳細説明を省略する。
付して詳細説明を省略する。
第１図に示す本発明によるアナログ・デジタル変換回
路は、次の事項を除いて、第３図で上述したアナログ・
デジタル変換回路の場合と同様の構成を有する。
路は、次の事項を除いて、第３図で上述したアナログ・
デジタル変換回路の場合と同様の構成を有する。
すなわち、減算回路９が、第１及び第２の入力端12A
及び12Bと出力端12Cとを有し、出力端12Cを帰還用抵抗1
3を通じて入力端12Aに接続し、入力端12Aを入力抵抗14
を通じて減算用入力端10Aに接続し、入力端12Bを直接的
に減算用入力端子10Bに接続し、出力端12Cを減算用出力
端子10Cに接続している差動増幅回路11を有する、利得
Ｇ（Ｇは１以上の数）を有する演算増幅回路でなる。
及び12Bと出力端12Cとを有し、出力端12Cを帰還用抵抗1
3を通じて入力端12Aに接続し、入力端12Aを入力抵抗14
を通じて減算用入力端10Aに接続し、入力端12Bを直接的
に減算用入力端子10Bに接続し、出力端12Cを減算用出力
端子10Cに接続している差動増幅回路11を有する、利得
Ｇ（Ｇは１以上の数）を有する演算増幅回路でなる。
また、減算用電圧発生回路７がアナログ・デジタル変
換回路３から得られるデジタル信号D1が表している電圧
のG/（１＋Ｇ）倍の値を有する電圧として発生するよう
に、デジタル信号D1が表す６個の電圧にそれぞれ対応し
ている複数の減算用電圧を発生する減算用電圧発生用抵
抗分圧回路31と、その減算用電圧発生用抵抗分圧回路31
から得られる複数の減算用電圧中から、アナログ・デジ
タル変換回路３から得られるデジタル信号D1が表してい
る電圧のG/（１＋Ｇ）倍の電圧に対応している減算用電
圧を選択するスイッチ回路32とを有する。
換回路３から得られるデジタル信号D1が表している電圧
のG/（１＋Ｇ）倍の値を有する電圧として発生するよう
に、デジタル信号D1が表す６個の電圧にそれぞれ対応し
ている複数の減算用電圧を発生する減算用電圧発生用抵
抗分圧回路31と、その減算用電圧発生用抵抗分圧回路31
から得られる複数の減算用電圧中から、アナログ・デジ
タル変換回路３から得られるデジタル信号D1が表してい
る電圧のG/（１＋Ｇ）倍の電圧に対応している減算用電
圧を選択するスイッチ回路32とを有する。
この場合、減算用電圧発生用抵抗分圧回路31は、参照
電圧発生用抵抗分圧回路６における抵抗6C、6D及び6E
が、それぞれr/2の抵抗値を有する抵抗6C1及び6C2、6D1
及び6D2、6E1及び6E2の直列回路に置換され、減算回路
＋2V、＋1V、0V、−1V、−2V、−3Vが得られるようにな
されている。また、スイッチ回路32は、33A、33B、33
C、33D、33E及び33Fを有し、その中の１つがデジタル信
号D1によって選択されるようになされている。
電圧発生用抵抗分圧回路６における抵抗6C、6D及び6E
が、それぞれr/2の抵抗値を有する抵抗6C1及び6C2、6D1
及び6D2、6E1及び6E2の直列回路に置換され、減算回路
＋2V、＋1V、0V、−1V、−2V、−3Vが得られるようにな
されている。また、スイッチ回路32は、33A、33B、33
C、33D、33E及び33Fを有し、その中の１つがデジタル信
号D1によって選択されるようになされている。
以上が、本発明によるアナログ・デジタル変換回路の
実施例の構成である。
実施例の構成である。
このような構成を有する本発明によるアナログ・デジ
タル変換回路によれば、減算回路９が、上述した差動増
幅回路11を有する演算増幅回路でなり、そして、その減
算回路９の減算用入力端子10Bに、減算用電圧発生回路
７から得られるアナログ・デジタル変換回路３から得ら
れるデジタル信号D1が表している電圧のG/（１＋Ｇ）倍
の値を有する電圧を与えるようにしているので、第３図
で上述した従来のアナログ・デジタル変換回路の場合と
同様のアナログ・デジタル変換回路としての機能が得ら
れる。
タル変換回路によれば、減算回路９が、上述した差動増
幅回路11を有する演算増幅回路でなり、そして、その減
算回路９の減算用入力端子10Bに、減算用電圧発生回路
７から得られるアナログ・デジタル変換回路３から得ら
れるデジタル信号D1が表している電圧のG/（１＋Ｇ）倍
の値を有する電圧を与えるようにしているので、第３図
で上述した従来のアナログ・デジタル変換回路の場合と
同様のアナログ・デジタル変換回路としての機能が得ら
れる。
しかしながら、第１図に示す本発明によるアナログ・
デジタル変換回路によれば、減算用電圧発生回路７が、
減算用電圧発生用抵抗分圧回路31と、スイッチ回路32と
を有して構成され、第３図で上述した従来のアナログ・
デジタル変換回路の場合と同様のデジタル・アナログ変
換回路で構成する必要がないので、減算用電圧発生回路
７を、第３図で上述した従来のアナログ・デジタル変換
回路の場合に比し、簡易に構成することができる。この
ことは、減算用電圧発生回路７の試算用電圧発生用抵抗
分圧回路の複数の試算用電圧発生用抵抗が、アナログ・
デジタル変換回路３の参照電圧発生用抵抗分圧回路６の
参照電圧発生用抵抗を利用しているのでなおさらであ
る。
デジタル変換回路によれば、減算用電圧発生回路７が、
減算用電圧発生用抵抗分圧回路31と、スイッチ回路32と
を有して構成され、第３図で上述した従来のアナログ・
デジタル変換回路の場合と同様のデジタル・アナログ変
換回路で構成する必要がないので、減算用電圧発生回路
７を、第３図で上述した従来のアナログ・デジタル変換
回路の場合に比し、簡易に構成することができる。この
ことは、減算用電圧発生回路７の試算用電圧発生用抵抗
分圧回路の複数の試算用電圧発生用抵抗が、アナログ・
デジタル変換回路３の参照電圧発生用抵抗分圧回路６の
参照電圧発生用抵抗を利用しているのでなおさらであ
る。
また、第１図に示す本発明によるアナログ・デジタル
変換回路によれば、上述した理由で、減算用電圧発生回
路７を、大なる消費電力を伴うことなしに構成すること
ができ、よって、アナログ・デジタル変換回路全体を、
第３図で上述した従来のアナログ・デジタル変換回路の
場合に比し少ない消費電力しか伴わないものとすること
ができる。
変換回路によれば、上述した理由で、減算用電圧発生回
路７を、大なる消費電力を伴うことなしに構成すること
ができ、よって、アナログ・デジタル変換回路全体を、
第３図で上述した従来のアナログ・デジタル変換回路の
場合に比し少ない消費電力しか伴わないものとすること
ができる。
また、減算回路９において、その差動増幅回路11の演
算用入力端子12Bが直接的に減算回路９の減算用入力端
子10Bに接続されているので、減算用電圧発生回路７か
ら得られる減算用電圧を正確に差動増幅回路11の入力端
子12Bに与えることができる。
算用入力端子12Bが直接的に減算回路９の減算用入力端
子10Bに接続されているので、減算用電圧発生回路７か
ら得られる減算用電圧を正確に差動増幅回路11の入力端
子12Bに与えることができる。
因みに、減算回路９を、第２図に示すように、第３図
の場合と同様の演算増幅回路とし、これに応じて、スイ
ッチ回路32において、スイッチ素子33A、33B、33C、33
D、33E及び33Fを選択して減算用電圧S3を、＋4V、＋2
V、0V、−2V、−4V及び−6Vの減算用電圧を得るように
しても、第１図に示す本発明によるアナログ・デジタル
変換回路の場合と同様の、アナログ・デジタル変換回路
としての機能が得られるけれども、この場合は、減算回
路９における入力抵抗15及び16に減算用電圧発生回路７
から得られる減算用電圧にもとずく電流が流れることか
ら、差動増幅回路11の入力端子12Bに減算用電圧発生回
路７から得られる減算用電圧S3を正確に与えることがで
きず、例えば、スイッチ回路33A〜33Fの導通時の抵抗値
を100Ωとし、また減算回路９における抵抗13〜16の値
を1KΩとした場合、減算回路９の利得誤差が−0.53dB、
第２及び第３高調波歪がそれぞれ−54.1dB及び−56.9dB
も生ずる。これに対し、第１図に示す本発明の場合、利
得誤差が−0.1dB、第２及び第３高調波歪みがそれそれ
−70.9dB及び−84.2dBしか生じない。
の場合と同様の演算増幅回路とし、これに応じて、スイ
ッチ回路32において、スイッチ素子33A、33B、33C、33
D、33E及び33Fを選択して減算用電圧S3を、＋4V、＋2
V、0V、−2V、−4V及び−6Vの減算用電圧を得るように
しても、第１図に示す本発明によるアナログ・デジタル
変換回路の場合と同様の、アナログ・デジタル変換回路
としての機能が得られるけれども、この場合は、減算回
路９における入力抵抗15及び16に減算用電圧発生回路７
から得られる減算用電圧にもとずく電流が流れることか
ら、差動増幅回路11の入力端子12Bに減算用電圧発生回
路７から得られる減算用電圧S3を正確に与えることがで
きず、例えば、スイッチ回路33A〜33Fの導通時の抵抗値
を100Ωとし、また減算回路９における抵抗13〜16の値
を1KΩとした場合、減算回路９の利得誤差が−0.53dB、
第２及び第３高調波歪がそれぞれ−54.1dB及び−56.9dB
も生ずる。これに対し、第１図に示す本発明の場合、利
得誤差が−0.1dB、第２及び第３高調波歪みがそれそれ
−70.9dB及び−84.2dBしか生じない。
なお、上述においては、本発明の１つの実施例を示し
たに留まり、サンプリングホールド回路２を省略するこ
ともでき、その他本発明の精神を脱することなしに、種
々の変型変更をなし得るであろう。
たに留まり、サンプリングホールド回路２を省略するこ
ともでき、その他本発明の精神を脱することなしに、種
々の変型変更をなし得るであろう。
第１図は、本発明によるアナログ・デジタル変換回路の
実施例を示す系統的接続図である。 第２図は、第１図に示す本発明によるアナログ・デジタ
ル変換回路の効果の説明を供する、本発明によるアナロ
グ・デジタル変換回路と対比されるアナログ・デジタル
変換回路を示す系統的接続図である。 第３図は、従来のアナログ・デジタル変換回路を示す系
統的接続図である。 １……アナログ信号入力端子 ２……サンプリングホールド回路 ３……アナログ・デジタル変換回路 ４……アナログ・デジタル変換回路本体 5P、5N……基準電源端子 5G……接地端子 ６……参照電圧発生用抵抗分圧回路 ７……減算用電圧発生回路 ８……デジタル・アナログ変換回路 ９……減算回路 11……差動増幅回路 13……帰還用抵抗 14、15、16……入力抵抗 17……アナログ・デジタル変換回路 18……アナログ・デジタル変換回路本体 19……参照電圧発生用抵抗分圧回路 20A、20D……参照電圧発生用抵抗 21……デジタル信号合成回路 22……デジタル信号出力端子
実施例を示す系統的接続図である。 第２図は、第１図に示す本発明によるアナログ・デジタ
ル変換回路の効果の説明を供する、本発明によるアナロ
グ・デジタル変換回路と対比されるアナログ・デジタル
変換回路を示す系統的接続図である。 第３図は、従来のアナログ・デジタル変換回路を示す系
統的接続図である。 １……アナログ信号入力端子 ２……サンプリングホールド回路 ３……アナログ・デジタル変換回路 ４……アナログ・デジタル変換回路本体 5P、5N……基準電源端子 5G……接地端子 ６……参照電圧発生用抵抗分圧回路 ７……減算用電圧発生回路 ８……デジタル・アナログ変換回路 ９……減算回路 11……差動増幅回路 13……帰還用抵抗 14、15、16……入力抵抗 17……アナログ・デジタル変換回路 18……アナログ・デジタル変換回路本体 19……参照電圧発生用抵抗分圧回路 20A、20D……参照電圧発生用抵抗 21……デジタル信号合成回路 22……デジタル信号出力端子
Claims (1)
- 【請求項１】アナログ信号入力端子から得られる第１の
アナログ信号電圧または上記第１のアナログ信号電圧の
サンプリングホールドされた第２のアナログ信号電圧
を、第１のデジタル信号に変換する第１のアナログ・デ
ジタル変換回路と、 上記第１のアナログ・デジタル変換回路から得られる第
１のデジタル信号が表している電圧に対応している減算
用電圧を発生する減算用電圧発生回路と、 第１及び第２の減算用入力端子と減算用出力端子とを有
し、上記第１の減算用入力端子に上記第１または第２の
アナログ信号電圧を受け、上記第２の減算用入力端子に
上記減算用電圧を受け、上記第１または第２のアナログ
信号電圧から上記減算用電圧を減算して、上記減算用電
圧の上記第１または第２のアナログ信号電圧からの誤差
電圧を上記減算用出力端子に出力する減算回路と、 上記誤差電圧を、第２のデジタル信号に変換する第２の
アナログ・デジタル変換回路と、 上記第１及び第２のデジタル信号を合成して、上記第１
のアナログ信号電圧を表している第３のデジタル信号を
デジタル信号出力端子に出力するデジタル信号合成回路
とを有するアナログ・デジタル変換回路において、 上記第１のアナログ・デジタル変換回路が、基準電源間
に互に直列に接続された複数の参照電圧発生用抵抗を有
する、上記第１のデジタル信号が表す複数の電圧にそれ
ぞれ対応している複数の参照電圧を発生する参照電圧発
生用抵抗分圧回路を有し、 上記減算用電圧発生回路が、上記減算用電圧を、上記第
１のデジタル信号が表わしている電圧のG/（１＋Ｇ）倍
の値を有する電圧として発生し、 上記減算回路が、第１及び第２の入力端と出力端とを有
し、上記出力端を帰還用抵抗を通じて上記第１の入力端
に接続し、上記第１の入力端を入力抵抗を通じて上記第
１の減算用入力端子に接続し、上記第２の入力端を直接
的に上記第２の減算用入力端子に接続し、上記出力端を
上記減算用出力端子に接続している差動増幅回路を有す
る、利得Ｇ（Ｇは１以上の数）を有する演算増幅回路で
なり、 上記減算用電圧発生回路が、基準電源間に互に直列に接
続された複数の減算用電圧発生用抵抗を有する、上記第
１のデジタル信号が表す複数の電圧にそれぞれ対応して
いる複数の減算用電圧を発生する減算用電圧発生用抵抗
分圧回路と、上記減算用電圧発生用抵抗分圧回路から得
られる複数の減算用電圧中から上記第１のデジタル信号
が表している電圧のG/（１＋Ｇ）倍の電圧に対応してい
る減算用電圧を選択するスイッチ回路とを有し、 上記減算用電圧発生回路の減算用電圧発生用抵抗分圧回
路の複数の減算用電圧発生用抵抗が、上記第１のアナロ
グ・デジタル変換回路の参照電圧発生用抵抗分圧回路の
参照電圧発生用抵抗を利用していることを特徴とするア
ナログ・デジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62199544A JP2589318B2 (ja) | 1987-08-10 | 1987-08-10 | アナログ・デジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62199544A JP2589318B2 (ja) | 1987-08-10 | 1987-08-10 | アナログ・デジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6442923A JPS6442923A (en) | 1989-02-15 |
| JP2589318B2 true JP2589318B2 (ja) | 1997-03-12 |
Family
ID=16409592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62199544A Expired - Fee Related JP2589318B2 (ja) | 1987-08-10 | 1987-08-10 | アナログ・デジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2589318B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57181226A (en) * | 1981-04-30 | 1982-11-08 | Nec Corp | Analog-to-digital converter |
| JPS58206228A (ja) * | 1982-05-27 | 1983-12-01 | Nippon Denso Co Ltd | アナログーディジタル変換方法 |
-
1987
- 1987-08-10 JP JP62199544A patent/JP2589318B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6442923A (en) | 1989-02-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |