JPH0358624A - ゲートアレイ - Google Patents
ゲートアレイInfo
- Publication number
- JPH0358624A JPH0358624A JP1195546A JP19554689A JPH0358624A JP H0358624 A JPH0358624 A JP H0358624A JP 1195546 A JP1195546 A JP 1195546A JP 19554689 A JP19554689 A JP 19554689A JP H0358624 A JPH0358624 A JP H0358624A
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- JP
- Japan
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- block
- output
- control signal
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- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 17
- 230000007257 malfunction Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲートアレイに関し、特に内部回路に多数の３
ステ−１−出力バッファを有ずるゲートアレイに関する
。
ステ−１−出力バッファを有ずるゲートアレイに関する
。
第３図に示すようにゲートアレイ内部回路での３ステー
ト出力バッファ１１は、出力制御信号に対してずべて共
通に接続され、一度にデータが出力されるように構成さ
れている。そのため、第４図に示すように出力信号の変
化に対し大きな電荷電圧変動が生ずる。
ト出力バッファ１１は、出力制御信号に対してずべて共
通に接続され、一度にデータが出力されるように構成さ
れている。そのため、第４図に示すように出力信号の変
化に対し大きな電荷電圧変動が生ずる。
ゲートアレイ内部回路における３スデート出力バッファ
からデータを出力させる際に従来は一度に多くの３スデ
ート出力バッファからデータを出力させていたので、一
度に出力されるデ′一夕数が多ければ多いほどそれだけ
負荷が一時的に集中して非常に大きなピーク値となり、
電源電圧の変動を起こしノイズを発生して誤動作を招き
易く、装置の信頼性を低下させる欠点があった。
からデータを出力させる際に従来は一度に多くの３スデ
ート出力バッファからデータを出力させていたので、一
度に出力されるデ′一夕数が多ければ多いほどそれだけ
負荷が一時的に集中して非常に大きなピーク値となり、
電源電圧の変動を起こしノイズを発生して誤動作を招き
易く、装置の信頼性を低下させる欠点があった。
本発明の目的は、データを出力する時の負荷を低下させ
、これにより電流変動を押さえ、誤動作を防止し装置の
信頼性を向」ニさせたゲー１〜アレイを提供することに
ある。
、これにより電流変動を押さえ、誤動作を防止し装置の
信頼性を向」ニさせたゲー１〜アレイを提供することに
ある。
本発明のゲーｌ〜アレイは、３スデー１へ出力バッファ
を複数のブロックに分割し、データを出力するための出
力制御信号を遅延回路を介して各ブロックに異なるタイ
ミンクて供給することを特徴とする。
を複数のブロックに分割し、データを出力するための出
力制御信号を遅延回路を介して各ブロックに異なるタイ
ミンクて供給することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の３ステ＝１〜出力バッファ
の回路構成図、第２図はその動作を説明するための波形
図である。第１図において同じ出力制御信号で動作する
多数の３ステート出力バッファをｎ個のブロックに分割
し、出力制御信号をブロック１，ブロック２，・・・ブ
ロックｎにそれぞれ時間Ｓだけずらして供給する。すな
わち出力制御信号をハッファ１３を介してブロック１へ
は直接に供給し、ブロック２へは遅延時間Ｓの遅延回路
１２を１個介して供給し、以下ブロックｎへは遅延時間
Ｓの遅延回路１２をｎ個介して供給する。
の回路構成図、第２図はその動作を説明するための波形
図である。第１図において同じ出力制御信号で動作する
多数の３ステート出力バッファをｎ個のブロックに分割
し、出力制御信号をブロック１，ブロック２，・・・ブ
ロックｎにそれぞれ時間Ｓだけずらして供給する。すな
わち出力制御信号をハッファ１３を介してブロック１へ
は直接に供給し、ブロック２へは遅延時間Ｓの遅延回路
１２を１個介して供給し、以下ブロックｎへは遅延時間
Ｓの遅延回路１２をｎ個介して供給する。
こようにすることにより３スデート出力バッファからデ
ータが出力されるタイミングが、第２図（ａ）に示すよ
うにＩｓ，２Ｓ，・・ｎＳとタイミングずれて出力され
る。したがって複数の３スデー１へ出力ハッファのデー
タ出力か異るタイミンクで出力されるために第２図（ｌ
））に示すように負荷による電源電圧の変動はＬ．Ｓ，
２Ｓ，・ ｎＳのタイミングで小さな値での変動に止め
ることができる。
ータが出力されるタイミングが、第２図（ａ）に示すよ
うにＩｓ，２Ｓ，・・ｎＳとタイミングずれて出力され
る。したがって複数の３スデー１へ出力ハッファのデー
タ出力か異るタイミンクで出力されるために第２図（ｌ
））に示すように負荷による電源電圧の変動はＬ．Ｓ，
２Ｓ，・ ｎＳのタイミングで小さな値での変動に止め
ることができる。
以上説明したように本発明によれば３ステーｌ〜出力バ
ッファのデータ出力が一つの時点に集中するのを防ぎ、
負荷により電源電圧の変動を押さえ誤動作を防止する効
果がある。
ッファのデータ出力が一つの時点に集中するのを防ぎ、
負荷により電源電圧の変動を押さえ誤動作を防止する効
果がある。
第１図は本発明の一実施例の同路構成図、第２図（ａ）
および（ｂ）は第１図の波形図、第３図は従来の回路構
或図、第４図は第３図の波形図である。 １１：３ステート出力ハッファ、］２：誤動作防止用遅
延回路、ブロック１，２，・・・ｎ：全３ステート出力
バッファを分割した各ブロック、１３内部パッファ。
および（ｂ）は第１図の波形図、第３図は従来の回路構
或図、第４図は第３図の波形図である。 １１：３ステート出力ハッファ、］２：誤動作防止用遅
延回路、ブロック１，２，・・・ｎ：全３ステート出力
バッファを分割した各ブロック、１３内部パッファ。
Claims (1)
- ３ステート出力バッファを複数のブロックに分割し、デ
ータを出力するための出力制御信号を異なるタイミング
で各ブロックに供給することを特徴とするゲートアレイ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195546A JPH0358624A (ja) | 1989-07-27 | 1989-07-27 | ゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1195546A JPH0358624A (ja) | 1989-07-27 | 1989-07-27 | ゲートアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358624A true JPH0358624A (ja) | 1991-03-13 |
Family
ID=16342900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1195546A Pending JPH0358624A (ja) | 1989-07-27 | 1989-07-27 | ゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0358624A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0712209A3 (en) * | 1994-11-10 | 1997-10-01 | Brooktree Corp | System and method for minimizing noise in a semiconductor integrated circuit |
| US6262617B1 (en) | 1992-08-31 | 2001-07-17 | Stmicroelectronics, Inc. | Integrated circuit output driver |
-
1989
- 1989-07-27 JP JP1195546A patent/JPH0358624A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6262617B1 (en) | 1992-08-31 | 2001-07-17 | Stmicroelectronics, Inc. | Integrated circuit output driver |
| EP0712209A3 (en) * | 1994-11-10 | 1997-10-01 | Brooktree Corp | System and method for minimizing noise in a semiconductor integrated circuit |
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