JPS63276917A - 出力回路 - Google Patents
出力回路Info
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- JPS63276917A JPS63276917A JP62085067A JP8506787A JPS63276917A JP S63276917 A JPS63276917 A JP S63276917A JP 62085067 A JP62085067 A JP 62085067A JP 8506787 A JP8506787 A JP 8506787A JP S63276917 A JPS63276917 A JP S63276917A
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- Japan
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- current
- circuit
- signal
- inverter
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- 230000007257 malfunction Effects 0.000 abstract description 6
- 239000003990 capacitor Substances 0.000 abstract description 2
- 229920006395 saturated elastomer Polymers 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000001052 transient effect Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力回路に関し、特に集積回路等において出力
信号の同時変化によって引き起こされる誤動作を防止さ
せる機能を有する出力回路に関する。
信号の同時変化によって引き起こされる誤動作を防止さ
せる機能を有する出力回路に関する。
一般尾集積回路には、その機能を発揮するために、集積
回路外部に向って内部論理の演算結果等を出力する必要
があり、そのために、すくなくとも１個以上の出力回路
が設けられている。しかし通常集積回路自体の多機能化
をはかるため、多数の出力回路が使用されており、かつ
、それら出力回路のうちの数本が同一タイミングで動作
させることが要求されている。
回路外部に向って内部論理の演算結果等を出力する必要
があり、そのために、すくなくとも１個以上の出力回路
が設けられている。しかし通常集積回路自体の多機能化
をはかるため、多数の出力回路が使用されており、かつ
、それら出力回路のうちの数本が同一タイミングで動作
させることが要求されている。
つぎに従来の出力回路を第３図に示めす。
まずＡ点にＬＯＷレベルからＨｉｇｈレベルの信号カ入
った場合、インバータ８の出力は）（ｉｇｂレベルから
ＬＯＷレベルへと移り、ｐチャネルトランジスタ９がＯ
Ｎ、ｎチャネルトランジスタ１０がＯＦＦとなり出力結
果にＨｉｇｈレベルが伝れる。
った場合、インバータ８の出力は）（ｉｇｂレベルから
ＬＯＷレベルへと移り、ｐチャネルトランジスタ９がＯ
Ｎ、ｎチャネルトランジスタ１０がＯＦＦとなり出力結
果にＨｉｇｈレベルが伝れる。
また、Ａ点にＨｉｇｈレベルからＬｏｗレベルの信号が
入るとインバータ８の出力は前回と逆にＬＯＷレベルか
ら、Ｈｉｇｈレベルへと移り、ｐチャネルトランジスタ
９がＯＦＦ％ｎＦＦ法ルトランジスタ１０がＯＮとなり
出力結果はｌ、ｏｗレベルが伝れることとなる。後者の
Ａ点にＨｉ ｇｈレベルからＬＯＷレベルへの立ち下が
る信号が入った場合のｎチャネルトランジスタ１０のド
レイン・ソース間電流ＩＤＳの過度応答を示めしたのが
第４図である。
入るとインバータ８の出力は前回と逆にＬＯＷレベルか
ら、Ｈｉｇｈレベルへと移り、ｐチャネルトランジスタ
９がＯＦＦ％ｎＦＦ法ルトランジスタ１０がＯＮとなり
出力結果はｌ、ｏｗレベルが伝れることとなる。後者の
Ａ点にＨｉ ｇｈレベルからＬＯＷレベルへの立ち下が
る信号が入った場合のｎチャネルトランジスタ１０のド
レイン・ソース間電流ＩＤＳの過度応答を示めしたのが
第４図である。
ＩＤＳはｎチャネルトランジスタ１（ｌＯＮＫなった瞬
間、出力負荷容量工１に蓄えられていた電荷が放電し、
前記トランジスタの飽和電流に相当する値となる。特に
複数信号が同時に変化する場合果ｔ′Ｒ回路の電源ライ
ンにはそれぞれのＩＤＳの総和の電源が流れることとな
る。これより集積回路全体の’ＪＬＨレベル（ＧＮＤレ
ベル）が上昇し、内部回路および入力回路に誤動作を生
じる。この対策としては従来は ■ 同時に変化する出力信号本数をへらす。
間、出力負荷容量工１に蓄えられていた電荷が放電し、
前記トランジスタの飽和電流に相当する値となる。特に
複数信号が同時に変化する場合果ｔ′Ｒ回路の電源ライ
ンにはそれぞれのＩＤＳの総和の電源が流れることとな
る。これより集積回路全体の’ＪＬＨレベル（ＧＮＤレ
ベル）が上昇し、内部回路および入力回路に誤動作を生
じる。この対策としては従来は ■ 同時に変化する出力信号本数をへらす。
■ 出力負荷容量ＣＬを小さくする。
■ 出力回路の前段に遅延回路を加え、同時に信号が変
化する出力回路でＩＤＳのピーク値をずらす。
化する出力回路でＩＤＳのピーク値をずらす。
ことを行なっていた。第５図は、上記■の対策例テアル
。６ｂｉｔ Ｄ −ｔｙｐｅ ７リツグ７０ツプエ２
の出力ＱＯ〜Ｑ５は、ＣＬＯＣＫ信号によって同時に変
化する可能性があるが、ＱＯ〜Ｑ２の出力に遅延回路１
３を追加することによって出力端子０ＵＴｏ〜０ＵＴ２
は０ＵＴ３〜０ＵＴ５よりも遅くれることとなり、ＩＤ
Ｓのピーク値をずらしている。
。６ｂｉｔ Ｄ −ｔｙｐｅ ７リツグ７０ツプエ２
の出力ＱＯ〜Ｑ５は、ＣＬＯＣＫ信号によって同時に変
化する可能性があるが、ＱＯ〜Ｑ２の出力に遅延回路１
３を追加することによって出力端子０ＵＴｏ〜０ＵＴ２
は０ＵＴ３〜０ＵＴ５よりも遅くれることとなり、ＩＤ
Ｓのピーク値をずらしている。
上述した従来の対策では、まず同時に変化する出力信号
本数を少なくするには集積回路を使用するシステムの構
成を変えなくてはならなく、はとんど不可能である。ま
た、出力負荷容量を小さくするには集積回路の外側に新
たにドライブ回路を設ける必要があるのでシステムの小
型化ができなく、コスト高となる。さらに遅延ゲートを
加えるという方法は、出力まで遅延時間の増加とバラツ
キが生じ、高速機器への対応が困難となるという欠点が
ある。
本数を少なくするには集積回路を使用するシステムの構
成を変えなくてはならなく、はとんど不可能である。ま
た、出力負荷容量を小さくするには集積回路の外側に新
たにドライブ回路を設ける必要があるのでシステムの小
型化ができなく、コスト高となる。さらに遅延ゲートを
加えるという方法は、出力まで遅延時間の増加とバラツ
キが生じ、高速機器への対応が困難となるという欠点が
ある。
本発明の目的は、上記の欠点を解決して容易でシステム
の小型化がのぞめコスト安で、かつ遅延時間が速く、バ
ラツキのない出力信号を得ることのできる出力回路を提
供することにある。
の小型化がのぞめコスト安で、かつ遅延時間が速く、バ
ラツキのない出力信号を得ることのできる出力回路を提
供することにある。
本発明の出力回路は、極性の異なるトランジスタｆ：群
列に接続したインバータにおいて接地側のトランジスタ
を複数個で構成し、そのうちのすくなくとも１１ｍに前
記インバータの出力を帰還する回路を有している。
列に接続したインバータにおいて接地側のトランジスタ
を複数個で構成し、そのうちのすくなくとも１１ｍに前
記インバータの出力を帰還する回路を有している。
次に本発明について図面を参照してにａ明する。
第１図は本発明の一実施例の回路図である。第１Ｅ７Ｊ
において、１／ｆｉ出力回路の入力段のインバータ、２
は出力信号帰還回路側インバータ、３はＡＮＤ回路、４
，５はｎチャネルトランジスタ、６はｐチャネルトラン
ジスタで７は集積回路外部の負荷 第１図の動作を第２図を使って説明する。
において、１／ｆｉ出力回路の入力段のインバータ、２
は出力信号帰還回路側インバータ、３はＡＮＤ回路、４
，５はｎチャネルトランジスタ、６はｐチャネルトラン
ジスタで７は集積回路外部の負荷 第１図の動作を第２図を使って説明する。
第１ 図Ａ点ＩＣＨｉｇｈレベルからＬｏｗレベルへ立
ち下がる信号が来る場合、１のインパークを通ってＢ点
が立ち上がり、まず５のトランジスタが０Ｎ１６のトラ
ンジスタがＯＦＦ’ｌ、て７の負荷容量に充電されてい
た電流がＩＤＳとなり５のトランジスタに流れ込み、こ
のときのＩＤＳけ５のトランジスタの飽和電流に制限さ
ｈる。これが第２図のａ点である。次にこの電圧け２の
インバータへ帰還され、３のＡＮＤ回路を通って新らた
に４のトランジスタがＯＮとなる。このときのＩｎｓの
制限は４と５のトランジスタの飽和電流値である（なお
、実際のＩＤＳはすでに７の負荷容量の放電が始まって
いるため制御値よりかなり少ない）。すなわち信号立ち
下がり直後のＩｎｓのピーク値が制限されることにより
、集積回路の電源レベルを上昇がなくなり、複数の出力
信号の同時変化によって引き起こされる誤動作を防止す
ることができる。
ち下がる信号が来る場合、１のインパークを通ってＢ点
が立ち上がり、まず５のトランジスタが０Ｎ１６のトラ
ンジスタがＯＦＦ’ｌ、て７の負荷容量に充電されてい
た電流がＩＤＳとなり５のトランジスタに流れ込み、こ
のときのＩＤＳけ５のトランジスタの飽和電流に制限さ
ｈる。これが第２図のａ点である。次にこの電圧け２の
インバータへ帰還され、３のＡＮＤ回路を通って新らた
に４のトランジスタがＯＮとなる。このときのＩｎｓの
制限は４と５のトランジスタの飽和電流値である（なお
、実際のＩＤＳはすでに７の負荷容量の放電が始まって
いるため制御値よりかなり少ない）。すなわち信号立ち
下がり直後のＩｎｓのピーク値が制限されることにより
、集積回路の電源レベルを上昇がなくなり、複数の出力
信号の同時変化によって引き起こされる誤動作を防止す
ることができる。
以上説明したように本発明は、外部出力信号の帰還の出
力電流制御回路を使って出力信号の変化時の出力電流の
ピーク値を低減させることにより出力信号の特に複数の
同時変化による集積回路の電源レベルの変動およびそれ
忙誘発される集積回路の入力信号、内部回路の誤動作を
集積回路内部に遅延ゲートを加えたり、出力負荷容量を
下げるために集積回路外部にドライブ回路を設ける必要
なく、またそれに伴なう遅延時間の遅れ、バラツキ、コ
スト高を気にせず集積回路自身で回避できる効果がある
。
力電流制御回路を使って出力信号の変化時の出力電流の
ピーク値を低減させることにより出力信号の特に複数の
同時変化による集積回路の電源レベルの変動およびそれ
忙誘発される集積回路の入力信号、内部回路の誤動作を
集積回路内部に遅延ゲートを加えたり、出力負荷容量を
下げるために集積回路外部にドライブ回路を設ける必要
なく、またそれに伴なう遅延時間の遅れ、バラツキ、コ
スト高を気にせず集積回路自身で回避できる効果がある
。
第１図は本発明の実施例の回路図、第２図は第１図と第
３図でのｎチャネルトランジスタのＩＤＳの過渡応答特
性の比較、第３図は従来の回路図、第４図は第３図での
ｎチャネルトランジスタのＩＤＳの過渡応答特性、第５
図は従来の出力信桂の同時変化の対策例と回路図である
。 １．２．８・・・・・・インバータ回路、３・・・・・
・ＡＮＤ回路、４，５．１０・・・・・・ｎテヤネルト
ランジスヨ、６゜９・・・・・・チャネルトランジスタ
、７．１１・・・・・・出力負荷容量、１２・・・・・
・６ ｂｉｔ Ｄ −ｔｙｐｅ フリップフロップ、
１３遅延回路、１４・・・・・・出力回路（従来型）１
５・・・・・・出力端子。 代理人 弁理士 内 原 晋 、・′、・、・（
パ・ 士＝ＯｔｒＦｎｅ ｔ７１干ヤネＬ７ｙ−ｏｐｉ） 棄２田
３図でのｎチャネルトランジスタのＩＤＳの過渡応答特
性の比較、第３図は従来の回路図、第４図は第３図での
ｎチャネルトランジスタのＩＤＳの過渡応答特性、第５
図は従来の出力信桂の同時変化の対策例と回路図である
。 １．２．８・・・・・・インバータ回路、３・・・・・
・ＡＮＤ回路、４，５．１０・・・・・・ｎテヤネルト
ランジスヨ、６゜９・・・・・・チャネルトランジスタ
、７．１１・・・・・・出力負荷容量、１２・・・・・
・６ ｂｉｔ Ｄ −ｔｙｐｅ フリップフロップ、
１３遅延回路、１４・・・・・・出力回路（従来型）１
５・・・・・・出力端子。 代理人 弁理士 内 原 晋 、・′、・、・（
パ・ 士＝ＯｔｒＦｎｅ ｔ７１干ヤネＬ７ｙ−ｏｐｉ） 棄２田
Claims (1)
- 極性の異なるトランジスタを縦列に接続したインバータ
において、接地側のトランジスタを複数個で構成し、そ
のうちのすくなくとも１個に前記インバータの出力を帰
還する回路を有することを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085067A JPH063870B2 (ja) | 1987-04-06 | 1987-04-06 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62085067A JPH063870B2 (ja) | 1987-04-06 | 1987-04-06 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63276917A true JPS63276917A (ja) | 1988-11-15 |
| JPH063870B2 JPH063870B2 (ja) | 1994-01-12 |
Family
ID=13848282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62085067A Expired - Lifetime JPH063870B2 (ja) | 1987-04-06 | 1987-04-06 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063870B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02152093A (ja) * | 1988-12-01 | 1990-06-12 | Nec Corp | 出力バッファ回路 |
| EP0456354A2 (en) * | 1990-04-25 | 1991-11-13 | AT&T Corp. | Integrated circuit buffer with improved drive capability |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61118023A (ja) * | 1984-11-14 | 1986-06-05 | Toshiba Corp | Ｍｏｓ型半導体集積回路の入力ゲ−ト回路 |
-
1987
- 1987-04-06 JP JP62085067A patent/JPH063870B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61118023A (ja) * | 1984-11-14 | 1986-06-05 | Toshiba Corp | Ｍｏｓ型半導体集積回路の入力ゲ−ト回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02152093A (ja) * | 1988-12-01 | 1990-06-12 | Nec Corp | 出力バッファ回路 |
| EP0456354A2 (en) * | 1990-04-25 | 1991-11-13 | AT&T Corp. | Integrated circuit buffer with improved drive capability |
| EP0456354A3 (en) * | 1990-04-25 | 1991-11-21 | AT&T Corp. | Integrated circuit buffer with improved drive capability |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH063870B2 (ja) | 1994-01-12 |
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