JPH02152093A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPH02152093A JPH02152093A JP63305214A JP30521488A JPH02152093A JP H02152093 A JPH02152093 A JP H02152093A JP 63305214 A JP63305214 A JP 63305214A JP 30521488 A JP30521488 A JP 30521488A JP H02152093 A JPH02152093 A JP H02152093A
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- Japan
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- 230000010355 oscillation Effects 0.000 abstract description 4
- 230000003071 parasitic effect Effects 0.000 abstract description 4
- 238000000638 solvent extraction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
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- 230000000694 effects Effects 0.000 description 2
- 229910001374 Invar Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力バッファ回路に関し、特に高速メモリ回路
に用いるＣＭＯ３の出力バッファ回路に関する。
に用いるＣＭＯ３の出力バッファ回路に関する。
従来、この種の出力バッファ回路は、第４図に示すよう
に、Ｐチャネル型のトランジスタＱ１とＮチャネル型の
トランジスタＱ２が直列に配置されたＣＭＯ３のインバ
ータ構成で、ゲート入力によりどちらか一方のトランジ
スタが導通した状態又は必要により両方とも非導通状態
のトライステート型バッファが知られている。
に、Ｐチャネル型のトランジスタＱ１とＮチャネル型の
トランジスタＱ２が直列に配置されたＣＭＯ３のインバ
ータ構成で、ゲート入力によりどちらか一方のトランジ
スタが導通した状態又は必要により両方とも非導通状態
のトライステート型バッファが知られている。
上述した従来の出力バッファ回路は、ＩＣパッケージに
組込みを行うため、製品としてはＩＣリードに存在する
インダクタンスＬ、、Ｌ２が出力端子リードと接地端子
リードに寄生する。これにより大きな出力バッファのト
ランジスタが導通及び非導通状態になると出力の負荷容
量を充電及び放電するピーク電流が大きくなり、特に、
出力バッファの８個、１６個（８ビツト、１６ビツトＣ
ＰＵ対応のメモリＩＣの場合）が同時に変化する場合、
接地線の電位変動が大きくなり、ＩＣ円部の誤動作（セ
ンス増幅器など）や入力レベルの悪化及び出力信号のリ
ンギングを生じるという欠点がある。
組込みを行うため、製品としてはＩＣリードに存在する
インダクタンスＬ、、Ｌ２が出力端子リードと接地端子
リードに寄生する。これにより大きな出力バッファのト
ランジスタが導通及び非導通状態になると出力の負荷容
量を充電及び放電するピーク電流が大きくなり、特に、
出力バッファの８個、１６個（８ビツト、１６ビツトＣ
ＰＵ対応のメモリＩＣの場合）が同時に変化する場合、
接地線の電位変動が大きくなり、ＩＣ円部の誤動作（セ
ンス増幅器など）や入力レベルの悪化及び出力信号のリ
ンギングを生じるという欠点がある。
本発明の出力バッファ回路は、−導電型の第１のトラン
ジスタと、該第１のトランジスタと直列に接続される前
記第１のトランジスタと逆導電型の第２のトランジスタ
と、該第２のトランジスタと並列に接続され前記第２の
トランジスタと同一導電型で円部からの信号と出力信号
とによって導通及び非導通が制御される少くとも１個の
第３のトランジスタとを含んで構成される。
ジスタと、該第１のトランジスタと直列に接続される前
記第１のトランジスタと逆導電型の第２のトランジスタ
と、該第２のトランジスタと並列に接続され前記第２の
トランジスタと同一導電型で円部からの信号と出力信号
とによって導通及び非導通が制御される少くとも１個の
第３のトランジスタとを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
第１図に示すように、円部回路からの出力の円部信号■
と出力高インピーダンス制御信号ＯＥとをインバータ１
，２及びＮＡＮＤ回路３、ＮＯＲ回路４から成る論理ゲ
ートを通して電源と接地間に直列接続されるＰチャネル
型の第１のトランジスタＱ１とＮチャネル型の第２のト
ランジスタＱ２から成るインバータ回路のゲート制御信
号を作っている。
と出力高インピーダンス制御信号ＯＥとをインバータ１
，２及びＮＡＮＤ回路３、ＮＯＲ回路４から成る論理ゲ
ートを通して電源と接地間に直列接続されるＰチャネル
型の第１のトランジスタＱ１とＮチャネル型の第２のト
ランジスタＱ２から成るインバータ回路のゲート制御信
号を作っている。
トランジスタＱ２と並列配置されたＮチャネル型の第３
のトランジスタＱ３のゲートには、ＮＯＲ回路４の出力
の節点ａにおける電位のトランジスタＱ２のゲート信号
とトランジスタＱｓとＱ２のドレイン接続点の出力点Ｃ
の電位との論理相出力としてＮＯＲ回路７の出力の節点
すの電位が印加されている。
のトランジスタＱ３のゲートには、ＮＯＲ回路４の出力
の節点ａにおける電位のトランジスタＱ２のゲート信号
とトランジスタＱｓとＱ２のドレイン接続点の出力点Ｃ
の電位との論理相出力としてＮＯＲ回路７の出力の節点
すの電位が印加されている。
ＩＣパッケージのリード端子の出力端子のリード配線及
び接地端子のリード配線には、それぞれインダクタンス
Ｌ１及びＬ２が寄生している。
び接地端子のリード配線には、それぞれインダクタンス
Ｌ１及びＬ２が寄生している。
第２図は第１図の第１の実施例の動作を説明するための
出力信号が高レベルから低レベルに変化するときの節点
ａ、ｂの信号の波形図である。以下に、第２図を参照し
て第１図の第１の実施例の動作について説明する。
出力信号が高レベルから低レベルに変化するときの節点
ａ、ｂの信号の波形図である。以下に、第２図を参照し
て第１図の第１の実施例の動作について説明する。
まず、節点ａの電位が高レベルになり始めるとトランジ
スタＱ１が非導通状態となり、トランジスタＱ２が導通
状態になり始める。従って、出力信号Ｄｏのレベルは低
下して来る。節点ａの電位が更に高レベルになると、イ
ンバータ６とＮＯＲ回路７の論理ゲートが動作して節点
すの電位は少し遅れて高レベルに変化し、トランジスタ
Ｑ３が導通状態となり、出力信号ＤＯの電位は急激に低
下し始める。出力信号Ｄｏのレベルが低下して来ると、
出力信号ＤＯを受ける出力点Ｃの電位が低下し、インバ
ータ５とＮＣ３Ｒ回路７の論理ゲートが動作を開始し、
節点すの電位は低下してトランジスタＱ３は非導通状態
となる。従って、出力信号Ｄｏのレベルの低下割合がお
さえられ、アンダシュートが小さくなり、第２図に破線
で示すインダクタンスＬ１．Ｌ２と負荷界Ａ Ｃｔ、に
よる発振がおさえられる。
スタＱ１が非導通状態となり、トランジスタＱ２が導通
状態になり始める。従って、出力信号Ｄｏのレベルは低
下して来る。節点ａの電位が更に高レベルになると、イ
ンバータ６とＮＯＲ回路７の論理ゲートが動作して節点
すの電位は少し遅れて高レベルに変化し、トランジスタ
Ｑ３が導通状態となり、出力信号ＤＯの電位は急激に低
下し始める。出力信号Ｄｏのレベルが低下して来ると、
出力信号ＤＯを受ける出力点Ｃの電位が低下し、インバ
ータ５とＮＣ３Ｒ回路７の論理ゲートが動作を開始し、
節点すの電位は低下してトランジスタＱ３は非導通状態
となる。従って、出力信号Ｄｏのレベルの低下割合がお
さえられ、アンダシュートが小さくなり、第２図に破線
で示すインダクタンスＬ１．Ｌ２と負荷界Ａ Ｃｔ、に
よる発振がおさえられる。
第３図は本発明の第２の実施例の回路図である。
第３図に示すように、第２の実施例は上述した第１図の
第１の実施例に１０〜５０Ωの拡散抵抗又は多結晶シリ
コン抵抗の抵抗Ｒ，をトランジスタＱ２と直列に挿入し
、抵抗Ｒ２をトランジスタＱ３と直列に挿入したもので
、トランジスタＱ２ 、Ｑ３が導通状態になるときのピ
ーク電流をおさえることができる。
第１の実施例に１０〜５０Ωの拡散抵抗又は多結晶シリ
コン抵抗の抵抗Ｒ，をトランジスタＱ２と直列に挿入し
、抵抗Ｒ２をトランジスタＱ３と直列に挿入したもので
、トランジスタＱ２ 、Ｑ３が導通状態になるときのピ
ーク電流をおさえることができる。
以上述べたように、第１及び第２の実施例では、出力信
号が高レベルから低レベルに変化するときのアンダシュ
ート及びピーク電流に対応するものであるが、出力信号
が低レベルから高レベルへ変化するときのオーバーシュ
ート及びピーク電流をおさえる回路はトランジスタの導
電型を逆にしたもので本発明を適用できる。又、並列に
接続するトランジスタは２個以上でもよい。
号が高レベルから低レベルに変化するときのアンダシュ
ート及びピーク電流に対応するものであるが、出力信号
が低レベルから高レベルへ変化するときのオーバーシュ
ート及びピーク電流をおさえる回路はトランジスタの導
電型を逆にしたもので本発明を適用できる。又、並列に
接続するトランジスタは２個以上でもよい。
以上説明したように本発明は、出力部のトランジスタを
並列に２個以上に分けて、かつ、時間遅れを作って順次
導通状態とすることにより、ピーク電流を減少させると
共に、出力のアンダシュート時に一方のトランジスタを
非導通状態とすることにより、オン抵抗が倍になり寄生
インダクタンスと負荷容量の間に抵抗が付き発振を抑圧
することができる効果がある。従って、出力に高レベル
のパルス状のノイズの発生することを防止し、このパル
ス状のノイズによる出力の遅れを防止でき、更に、ピー
ク電流をおさえることにより、電源ノイズを減少できる
効果がある。
並列に２個以上に分けて、かつ、時間遅れを作って順次
導通状態とすることにより、ピーク電流を減少させると
共に、出力のアンダシュート時に一方のトランジスタを
非導通状態とすることにより、オン抵抗が倍になり寄生
インダクタンスと負荷容量の間に抵抗が付き発振を抑圧
することができる効果がある。従って、出力に高レベル
のパルス状のノイズの発生することを防止し、このパル
ス状のノイズによる出力の遅れを防止でき、更に、ピー
ク電流をおさえることにより、電源ノイズを減少できる
効果がある。
第１図は本発明の第１の実施例の回路図、第２図は第１
図の第１の実施例の動作を説明するための出力信号が高
レベルから低レベルに変化するときの節点ａ、ｂの信号
の波形図、第３図は本発明の第２の実施例の回路図、第
４図は従来の出力バッファ回路の一例の回路図である。 １．２，５．６・・・インバータ、３・・・ＮＡＮＤ回
路、４．７・・・ＮＯＲ回路、ＣＬ・・・負荷容量、Ｌ
、、Ｌｚ・・・インダクタンス、Ｑ＋〜Ｑ、・・・トラ
ンジスタ、Ｒ，、Ｒ２・・・抵抗。 ／、 ２．５．．６ インバー２、 Ｊ！＋７Ａｌゾ
Ｄ互・豫を、 二、、７１へ１０ぐ互ξさ、＆ｉＮ宕
ｔ、 乙ｂ Ｌｚ インζ゛７ζシフ、 りｔｊｈ
Ｓルユ゛Ｚり、翅［マ
図の第１の実施例の動作を説明するための出力信号が高
レベルから低レベルに変化するときの節点ａ、ｂの信号
の波形図、第３図は本発明の第２の実施例の回路図、第
４図は従来の出力バッファ回路の一例の回路図である。 １．２，５．６・・・インバータ、３・・・ＮＡＮＤ回
路、４．７・・・ＮＯＲ回路、ＣＬ・・・負荷容量、Ｌ
、、Ｌｚ・・・インダクタンス、Ｑ＋〜Ｑ、・・・トラ
ンジスタ、Ｒ，、Ｒ２・・・抵抗。 ／、 ２．５．．６ インバー２、 Ｊ！＋７Ａｌゾ
Ｄ互・豫を、 二、、７１へ１０ぐ互ξさ、＆ｉＮ宕
ｔ、 乙ｂ Ｌｚ インζ゛７ζシフ、 りｔｊｈ
Ｓルユ゛Ｚり、翅［マ
Claims (1)
- 一導電型の第１のトランジスタと、該第１のトランジス
タと直列に接続される前記第１のトランジスタと逆導電
型の第２のトランジスタと、該第２のトランジスタと並
列に接続され前記第２のトランジスタと同一導電型で円
部からの信号と出力信号とによって導通及び非導通が制
御される少くとも１個の第３のトランジスタとを含むこ
とを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305214A JPH02152093A (ja) | 1988-12-01 | 1988-12-01 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305214A JPH02152093A (ja) | 1988-12-01 | 1988-12-01 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02152093A true JPH02152093A (ja) | 1990-06-12 |
Family
ID=17942421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63305214A Pending JPH02152093A (ja) | 1988-12-01 | 1988-12-01 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02152093A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100522829B1 (ko) * | 1998-12-30 | 2005-12-30 | 주식회사 하이닉스반도체 | 출력 버퍼 회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276917A (ja) * | 1987-04-06 | 1988-11-15 | Nec Ic Microcomput Syst Ltd | 出力回路 |
| JPS63276784A (ja) * | 1987-05-07 | 1988-11-15 | Nec Corp | Ｍｏｓ型信号出力回路 |
-
1988
- 1988-12-01 JP JP63305214A patent/JPH02152093A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63276917A (ja) * | 1987-04-06 | 1988-11-15 | Nec Ic Microcomput Syst Ltd | 出力回路 |
| JPS63276784A (ja) * | 1987-05-07 | 1988-11-15 | Nec Corp | Ｍｏｓ型信号出力回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100522829B1 (ko) * | 1998-12-30 | 2005-12-30 | 주식회사 하이닉스반도체 | 출력 버퍼 회로 |
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