JPS63276784A - Ｍｏｓ型信号出力回路 - Google Patents
Ｍｏｓ型信号出力回路Info
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- JPS63276784A JPS63276784A JP62111829A JP11182987A JPS63276784A JP S63276784 A JPS63276784 A JP S63276784A JP 62111829 A JP62111829 A JP 62111829A JP 11182987 A JP11182987 A JP 11182987A JP S63276784 A JPS63276784 A JP S63276784A
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Links
- 238000001514 detection method Methods 0.000 claims abstract description 8
- 239000000872 buffer Substances 0.000 claims description 20
- 239000003990 capacitor Substances 0.000 abstract description 6
- 239000004065 semiconductor Substances 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000015654 memory Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ等に使用されるＭＯＳ型信号出力
回路に関する。
回路に関する。
従来のこの種の回路例を第４図に示す。
本例は、バッファ１１．１２とバッファ１１゜１２にそ
れぞれ接続されたＮチャネル型ＭＯＳトランジスタ（以
下ＮＭＯ３Ｔｒと記す）１３．１４から成る。
れぞれ接続されたＮチャネル型ＭＯＳトランジスタ（以
下ＮＭＯ３Ｔｒと記す）１３．１４から成る。
ＮＭＯＳＴｒ １３のドレインは、インダクタンス１５
を介して外部電源、ゲートはバッファ１１の出力端子、
ソースは内部信号出力端子１９にそれぞれ接続されてい
る。また、ＮＭＯＳＴｒ １４のドレインは内部信号出
力端子１９に、ゲートはバッファ１２の出力端子にソー
スはインダクタンス１７を介して外部接地電位にそれぞ
れ接続されている。
を介して外部電源、ゲートはバッファ１１の出力端子、
ソースは内部信号出力端子１９にそれぞれ接続されてい
る。また、ＮＭＯＳＴｒ １４のドレインは内部信号出
力端子１９に、ゲートはバッファ１２の出力端子にソー
スはインダクタンス１７を介して外部接地電位にそれぞ
れ接続されている。
内部信号出力端子１９はインダクタンス１６を介して外
部信号出力端子２５に接続され、外部信号出力端子２５
には外部負荷による容量１８が接続されている。なお、
インダクタンス１５．１６および１７は、パッケージ及
び半導体チップの配線によるものである。
部信号出力端子２５に接続され、外部信号出力端子２５
には外部負荷による容量１８が接続されている。なお、
インダクタンス１５．１６および１７は、パッケージ及
び半導体チップの配線によるものである。
次に本回路の動作を５図に示す波形図を用いて説明する
。
。
バッファ１１．１２の入力端子Ｄ ０ＩＪＴ ＋ Ｄ
０ＩＪＴにメモリ素子からの読出し信号を増幅するセン
スアンプの出力である、第６図に示す波形の電圧が入力
されたとき、バッファ１１．１２の出力端子にはそれぞ
れ波形４２．４１の電圧が出力され、外部信号出力端子
２５には電圧４３が出力される。
０ＩＪＴにメモリ素子からの読出し信号を増幅するセン
スアンプの出力である、第６図に示す波形の電圧が入力
されたとき、バッファ１１．１２の出力端子にはそれぞ
れ波形４２．４１の電圧が出力され、外部信号出力端子
２５には電圧４３が出力される。
電圧４３の波形はインダクタンス１６．１７と容量１８
とＮＭＯＳＴｒ １４から成る回路部分により、減衰振
動となり、負電位のピーク値ａと正電位のピーク値すが
発生する。このような電圧４３を出力信号のリンギング
と呼ぶことにする。
とＮＭＯＳＴｒ １４から成る回路部分により、減衰振
動となり、負電位のピーク値ａと正電位のピーク値すが
発生する。このような電圧４３を出力信号のリンギング
と呼ぶことにする。
ＭＯ３型半導体メモリにおいては出力信号のロウレベル
の最大値が規定されており、メモリ素子から信号°°０
°゛をロウレベルの出力信号として読み出した場合の読
み出しアクセス時間は、出力信号がロウレベルの最大値
を下回って再びそれ以上の値になることのない時刻まで
となる。
の最大値が規定されており、メモリ素子から信号°°０
°゛をロウレベルの出力信号として読み出した場合の読
み出しアクセス時間は、出力信号がロウレベルの最大値
を下回って再びそれ以上の値になることのない時刻まで
となる。
したがって出力信号のリンギングによる正電位のピーク
値すはロウレベルの最大値を下回ることが望ましい。ピ
ーク値すを低く押えるには、容量成分とインダクタンス
成分を小さくするか、ＮＭ○５Ｔｒ１４による抵抗成分
を大きくすることが考えられる。
値すはロウレベルの最大値を下回ることが望ましい。ピ
ーク値すを低く押えるには、容量成分とインダクタンス
成分を小さくするか、ＮＭ○５Ｔｒ１４による抵抗成分
を大きくすることが考えられる。
ＭＯ８型半導体メモリの信号出力回路におけるインダク
タンス成分は、前述のように、パッケージや半導体チッ
プ上の配線によるものであり、容易に減らすことはでき
ない。また、外部信号出力端子２５に接続された容量２
８は測定条件で規定されており変更できない。
タンス成分は、前述のように、パッケージや半導体チッ
プ上の配線によるものであり、容易に減らすことはでき
ない。また、外部信号出力端子２５に接続された容量２
８は測定条件で規定されており変更できない。
そこでピーク値すを低く押えるべく、ＮＭＯ３Ｔｒ１４
のサイズを小さくすると、抵抗成分を増大するが、容量
１８に蓄わえられた電荷を引き抜く速度は遅くなり、結
果としてアクセス時間が遅れることになる。
のサイズを小さくすると、抵抗成分を増大するが、容量
１８に蓄わえられた電荷を引き抜く速度は遅くなり、結
果としてアクセス時間が遅れることになる。
また、ＤＣ特性としてＮＭＯ３Ｔｒ１４は規定された電
流を流すよう定められている。従ってＮＭＯ３Ｔｒ２４
はある一定のサイズ以下にすることはできない。
流を流すよう定められている。従ってＮＭＯ３Ｔｒ２４
はある一定のサイズ以下にすることはできない。
そこで、従来は、ＮＭＯＳＴｒ１４に入力する波形を第
５図の波形４４に示すように、立上り時間をのばすこと
によりＮＭＯ３Ｔｒ１４の能力を徐々に上げＡＣ的には
リンギングを押え、ＤＣ的には規定の電流を流せるよう
にしている。
５図の波形４４に示すように、立上り時間をのばすこと
によりＮＭＯ３Ｔｒ１４の能力を徐々に上げＡＣ的には
リンギングを押え、ＤＣ的には規定の電流を流せるよう
にしている。
上述した従来の構成においては、出力信号のリンギング
を低く押えることはできるがアクセス時間が長くなると
いう問題点がある。
を低く押えることはできるがアクセス時間が長くなると
いう問題点がある。
従って本発明の目的は、アクセス時間を犠牲にすること
なく出力信号のリンギングを押えることを目的とする。
なく出力信号のリンギングを押えることを目的とする。
上述した従来の信号出力回路に対し、本発明は、信号出
力端子の電位レベルを検出する回路とこの検出回路の出
力によって制御される大能力のＮＭ○Ｓ Ｔ ｒとを付
加し、出力信号が電源と接地電位の中間電位になるまで
は上記の大能力ＮＭＯ３Ｔｒにより、負荷容量に貯って
いる電荷を高速に引き抜き、中間電位に達してから後は
従来がら備わっている能力の小さいＮＭＯＳＴｒで徐々
に電荷を引き抜きインダクタンス成分と抵抗成分と容量
成分による出力信号のリンギングを押え、なおかつ高速
な動作を可能にするという独創的内容を有する。
力端子の電位レベルを検出する回路とこの検出回路の出
力によって制御される大能力のＮＭ○Ｓ Ｔ ｒとを付
加し、出力信号が電源と接地電位の中間電位になるまで
は上記の大能力ＮＭＯ３Ｔｒにより、負荷容量に貯って
いる電荷を高速に引き抜き、中間電位に達してから後は
従来がら備わっている能力の小さいＮＭＯＳＴｒで徐々
に電荷を引き抜きインダクタンス成分と抵抗成分と容量
成分による出力信号のリンギングを押え、なおかつ高速
な動作を可能にするという独創的内容を有する。
〔問題点を解決するための手段〕
本発明の信号出力回路は、ハイレベル入力信号をバッフ
ァリングする第１バッファと、ロウレベル入力信号をバ
ッファリングする第２バッファと、 ドレインは電源に接続され、ゲートは第１バッファの出
力端子に接続され、ソースは信号出力端子に接続された
第１のＭＯＳトランジスタと、ドレインは信号出力端子
に接続され、ゲート第２バッファの出力端子に接続され
、ソースは接地電位に接続された第２のＭＯＳ）ランジ
スタと、ロウレベル入力信号が入力したときに信号出力
端子の電位を検出する出力電位検出回路と、ドレインは
信号出力端子に接続され、ゲートは出力電位検出回路の
出力端子に接続され、ソースは接地電位に接続された第
３のＭＯＳ）ランジスタ とを有し、ロウレベル入力信号が入力したときには信号
出力端子の電位が所定値以下になるまでは第３のＭＯＳ
トランジスタ、それ以後は第２のＭ ＯＳ ）ランジス
タをそれぞれ動作させるようにしたことを特徴とする。
ァリングする第１バッファと、ロウレベル入力信号をバ
ッファリングする第２バッファと、 ドレインは電源に接続され、ゲートは第１バッファの出
力端子に接続され、ソースは信号出力端子に接続された
第１のＭＯＳトランジスタと、ドレインは信号出力端子
に接続され、ゲート第２バッファの出力端子に接続され
、ソースは接地電位に接続された第２のＭＯＳ）ランジ
スタと、ロウレベル入力信号が入力したときに信号出力
端子の電位を検出する出力電位検出回路と、ドレインは
信号出力端子に接続され、ゲートは出力電位検出回路の
出力端子に接続され、ソースは接地電位に接続された第
３のＭＯＳ）ランジスタ とを有し、ロウレベル入力信号が入力したときには信号
出力端子の電位が所定値以下になるまでは第３のＭＯＳ
トランジスタ、それ以後は第２のＭ ＯＳ ）ランジス
タをそれぞれ動作させるようにしたことを特徴とする。
以下に本発明について図面を用いて説明する。
第１図は本発明の一実施例を示す回路図であり、第４図
に示した従来例に対して、内部出力信号端子１９を入力
端子とするインバータ２０と、入力端子ｙπ「を入力と
するインバータ２１と、インバータ２０とインバータ２
１の出力を入力とする２人力Ｎ０Ｒ２２とから成る出力
電位検出回路２６および２人力Ｎ０Ｒ２２の出力端子が
ゲートに接続され、ＮＭＯ３Ｔｒ１４と並列に接続され
たＮＭＯＳＴｒ２３が新たに加えられている。
に示した従来例に対して、内部出力信号端子１９を入力
端子とするインバータ２０と、入力端子ｙπ「を入力と
するインバータ２１と、インバータ２０とインバータ２
１の出力を入力とする２人力Ｎ０Ｒ２２とから成る出力
電位検出回路２６および２人力Ｎ０Ｒ２２の出力端子が
ゲートに接続され、ＮＭＯ３Ｔｒ１４と並列に接続され
たＮＭＯＳＴｒ２３が新たに加えられている。
本実施例の動作を第２図に示す波形図により以下に説明
する。入力端子Ｄ ０ｔｌＴと「；「に、センスアンプ
の出力であり、第２図に示すような波形の電圧が入力さ
れた時、バッファ１１．１２の出力はそれぞれ波形４９
．４７となり、２人力Ｎ。
する。入力端子Ｄ ０ｔｌＴと「；「に、センスアンプ
の出力であり、第２図に示すような波形の電圧が入力さ
れた時、バッファ１１．１２の出力はそれぞれ波形４９
．４７となり、２人力Ｎ。
Ｒ２２の出力は波形４８となる。
内部出力端子１９の電位がインバータ２０のしきい値よ
りも高電位であればインバータ２０の出力はロウレベル
となり、入力端子丁；「に入力された電圧がハイレベル
になった時、インバータ２１はロウレベルとなり、２人
力Ｎ０Ｒ２２の出力はハイレベルとなる。そして内部出
力端子１９の電位がインバータ２０のしきい値よりも低
電位であればインバータ２０の出力はハイレベルとなり
、２人力Ｎ０Ｒ２２の出力はロウレベルとなる。
りも高電位であればインバータ２０の出力はロウレベル
となり、入力端子丁；「に入力された電圧がハイレベル
になった時、インバータ２１はロウレベルとなり、２人
力Ｎ０Ｒ２２の出力はハイレベルとなる。そして内部出
力端子１９の電位がインバータ２０のしきい値よりも低
電位であればインバータ２０の出力はハイレベルとなり
、２人力Ｎ０Ｒ２２の出力はロウレベルとなる。
２人力ＮＯＲの出力がハイレベルの時、ＮＭＯＳＴｒ２
３は導通し、容量１８に貯まった電荷を高速に引く抜く
。ＮＭＯ８Ｔｒ２３により高速に電荷が引く抜かれ内部
出力端子１９の電位が低下すると、インバータ２０と２
人力Ｎ０Ｒ２２により構成される帰還回路によりＮＭＯ
３Ｔｒ２３は遮断され、Ｎ Ｍ ＯＳ Ｔ ｒ ｌ ４
のみによって徐々に電荷が引き抜かれることになる。
３は導通し、容量１８に貯まった電荷を高速に引く抜く
。ＮＭＯ８Ｔｒ２３により高速に電荷が引く抜かれ内部
出力端子１９の電位が低下すると、インバータ２０と２
人力Ｎ０Ｒ２２により構成される帰還回路によりＮＭＯ
３Ｔｒ２３は遮断され、Ｎ Ｍ ＯＳ Ｔ ｒ ｌ ４
のみによって徐々に電荷が引き抜かれることになる。
以上の結果、外部信号出力端子２５には波形５０のよう
に、高速に応答しかつリンギング幅の小さい出力信号が
得られることになる。
に、高速に応答しかつリンギング幅の小さい出力信号が
得られることになる。
第３図は本発明の第２の実施例の回路図であり、第１図
に示した第１の実施例におけるインバータ２０を２人力
ＮＡＮＤ２４で置き換えている点が異なる。
に示した第１の実施例におけるインバータ２０を２人力
ＮＡＮＤ２４で置き換えている点が異なる。
２人力ＮＡＮＤ２４の一方の入力は内部出力端子１９で
あり、もう一方の入力は入力端子ｒとなっている。２人
力ＮＡＮＤ２４を用いることにより、Ｄ ＱＬＩＴ端子
がハイレベルになった時のみ内部信号出力端子１９の電
位レベルを検出することになる。
あり、もう一方の入力は入力端子ｒとなっている。２人
力ＮＡＮＤ２４を用いることにより、Ｄ ＱＬＩＴ端子
がハイレベルになった時のみ内部信号出力端子１９の電
位レベルを検出することになる。
通常、外部信号出力端子２５をハイインピーダンスとし
た場合、内部出力端子１９の電位レベルはどの電位レベ
ルになるかわからない。そのため内部信号出力端子１９
の電位レベルが電源レベルもしくは接地レベルでない場
合（ＣＭＯＳレベルでない場合）には第１の実施例で示
した構成であると、インバータ２０に定常的にオン・オ
フ電流が流れる。しかし第２の実施例における２人力Ｎ
ＡＮＤ２４を用いた構成であると、定常的な電流が流れ
ないという利点がある。
た場合、内部出力端子１９の電位レベルはどの電位レベ
ルになるかわからない。そのため内部信号出力端子１９
の電位レベルが電源レベルもしくは接地レベルでない場
合（ＣＭＯＳレベルでない場合）には第１の実施例で示
した構成であると、インバータ２０に定常的にオン・オ
フ電流が流れる。しかし第２の実施例における２人力Ｎ
ＡＮＤ２４を用いた構成であると、定常的な電流が流れ
ないという利点がある。
時間
時間
第Ｚ 図
Claims (1)
- 【特許請求の範囲】 ハイレベル入力信号をバッファリングする第１バッファ
と、 ロウレベル入力信号をバッファリングする第２バッファ
と、 ドレインは電源に接続され、ゲートは前記第１バッファ
の出力端子に接続され、ソースは信号出力端子に接続さ
れた第１のＭＯＳトランジスタと、ドレインは前記信号
出力端子に接続され、ゲート前記第２バッファの出力端
子に接続され、ソースは接地電位に接続された第２のＭ
ＯＳトランジスタと、 前記ロウレベル入力信号が入力したときに前記信号出力
端子の電位を検出する出力電位検出回路ドレインは前記
信号出力端子に接続され、ゲートは前記出力電位検出回
路の出力端子に接続され、ソースは接地電位に接続され
た第３のＭＯＳトランジスタ とを有し、前記ロウレベル入力信号が入力したときには
前記信号出力端子の電位が所定値以下になるまでは前記
第３のＭＯＳトランジスタ、それ以後は前記第２のＭＯ
Ｓトランジスタをそれぞれ動作させるようにしたことを
特徴とするＭＯＳ型信号出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111829A JPS63276784A (ja) | 1987-05-07 | 1987-05-07 | Ｍｏｓ型信号出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111829A JPS63276784A (ja) | 1987-05-07 | 1987-05-07 | Ｍｏｓ型信号出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63276784A true JPS63276784A (ja) | 1988-11-15 |
Family
ID=14571209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62111829A Pending JPS63276784A (ja) | 1987-05-07 | 1987-05-07 | Ｍｏｓ型信号出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63276784A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02152093A (ja) * | 1988-12-01 | 1990-06-12 | Nec Corp | 出力バッファ回路 |
| JPH03195120A (ja) * | 1989-12-22 | 1991-08-26 | Sharp Corp | 半導体出力回路 |
-
1987
- 1987-05-07 JP JP62111829A patent/JPS63276784A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02152093A (ja) * | 1988-12-01 | 1990-06-12 | Nec Corp | 出力バッファ回路 |
| JPH03195120A (ja) * | 1989-12-22 | 1991-08-26 | Sharp Corp | 半導体出力回路 |
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