JPH04278478A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04278478A JPH04278478A JP3039717A JP3971791A JPH04278478A JP H04278478 A JPH04278478 A JP H04278478A JP 3039717 A JP3039717 A JP 3039717A JP 3971791 A JP3971791 A JP 3971791A JP H04278478 A JPH04278478 A JP H04278478A
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- JP
- Japan
- Prior art keywords
- output
- signal
- selector
- delay gate
- semiconductor integrated
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000001934 delay Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 239000000872 buffer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関し
、特に大規模な論理を実現するメガマクロ（大規模な機
能ブロック）に関する。
、特に大規模な論理を実現するメガマクロ（大規模な機
能ブロック）に関する。
【０００２】
【従来の技術】従来のメガマクロにおいて、図２に示す
ように、出力信号は、入力信号に応答して動作し、出力
端子に出力される。出力信号の同時動作数は、メガマク
ロの機能により決定されている。
ように、出力信号は、入力信号に応答して動作し、出力
端子に出力される。出力信号の同時動作数は、メガマク
ロの機能により決定されている。
【０００３】
【発明が解決しようとする課題】この従来のメガマクロ
では、機能テスト時において、出力端子数の多い場合、
または２つ以上のメガマクロを同時にテストする場合、
多数の出力バッファの同時動作が生じるため、電源ライ
ンにノイズが発生し、誤動作の原因となる。
では、機能テスト時において、出力端子数の多い場合、
または２つ以上のメガマクロを同時にテストする場合、
多数の出力バッファの同時動作が生じるため、電源ライ
ンにノイズが発生し、誤動作の原因となる。
【０００４】これを防ぐために、出力バッファの動作タ
イミングをずらす回路を付加したり、また複数のメガマ
クロを同時にテストできなかったためにテスト時間が長
くなるという問題があった。
イミングをずらす回路を付加したり、また複数のメガマ
クロを同時にテストできなかったためにテスト時間が長
くなるという問題があった。
【０００５】本発明の目的は、誤動作を防止するのに動
作タイミングをずらす回路を付加する必要のない半導体
集積回路を提供することにある。
作タイミングをずらす回路を付加する必要のない半導体
集積回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、出力信号を遅らせる遅延ゲートと、出力信号と前記
遅延ゲートの出力を選択して出力端子に出力するセレク
タと、前記セレクタの制御信号とを備えている。
は、出力信号を遅らせる遅延ゲートと、出力信号と前記
遅延ゲートの出力を選択して出力端子に出力するセレク
タと、前記セレクタの制御信号とを備えている。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。図１は、一実施例の回路図である。
。図１は、一実施例の回路図である。
【０００８】同図に示すように、メガマクロ１内の機能
ブロックからの出力信号６１を遅らせる遅延ゲート５と
、出力信号６１と遅延ゲート５の出力信号６２をセレク
タ６の制御信号端子３からの信号に応じて選択して出力
端子４に出力するセレクタ６を備えている。
ブロックからの出力信号６１を遅らせる遅延ゲート５と
、出力信号６１と遅延ゲート５の出力信号６２をセレク
タ６の制御信号端子３からの信号に応じて選択して出力
端子４に出力するセレクタ６を備えている。
【０００９】セレクタ６は、出力信号６１または、出力
信号６１を遅らせた遅延ゲート６２のいずれかを制御信
号６３によって選択し、出力信号を遅らせて出力端子４
に出力することが可能となる。
信号６１を遅らせた遅延ゲート６２のいずれかを制御信
号６３によって選択し、出力信号を遅らせて出力端子４
に出力することが可能となる。
【００１０】
【発明の効果】以上説明したように本発明は、出力信号
を遅らせて出力端子に出力することができるので、同時
に動作する出力端子数が多い場合、または２つ以上のメ
ガマクロを同時にテストする場合でも、誤動作を防ぐた
めに、動作タイミングをずらす回路を付加する必要がな
く、また複数のメガマクロを同時にテストできるのでテ
スト時間を短かくできるという効果がある。
を遅らせて出力端子に出力することができるので、同時
に動作する出力端子数が多い場合、または２つ以上のメ
ガマクロを同時にテストする場合でも、誤動作を防ぐた
めに、動作タイミングをずらす回路を付加する必要がな
く、また複数のメガマクロを同時にテストできるのでテ
スト時間を短かくできるという効果がある。
【図１】本発明の一実施例の回路図である。
【図２】従来の回路図である。
１ メガマクロ
２ 入力端子
３ 制御信号端子
４ 出力端子
５ 遅延ゲート
６ セレクタ
６１ 出力信号
６２ 遅延ゲート出力
６３ セレクタ制御信号
Claims (2)
- 【請求項１】 出力信号を遅らせる遅延ゲートと、前
記出力信号と前記遅延ゲートの出力を選択して出力端子
に出力するセレクタと、前記セレクタの制御信号端子と
を備えることを特徴とする半導体集積回路。 - 【請求項２】 前記出力信号は大規模な機能ブロック
から発生し、前記大規模な機能ブロックが複数であるこ
とを特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039717A JPH04278478A (ja) | 1991-03-06 | 1991-03-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039717A JPH04278478A (ja) | 1991-03-06 | 1991-03-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04278478A true JPH04278478A (ja) | 1992-10-05 |
Family
ID=12560739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3039717A Pending JPH04278478A (ja) | 1991-03-06 | 1991-03-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04278478A (ja) |
-
1991
- 1991-03-06 JP JP3039717A patent/JPH04278478A/ja active Pending
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