JPS6291873A - ドライバ順序付け回路及びそれを有する集積回路チップ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は集積回路ロジックテップのテスト、より具体的
に言えば、集積回路ロジンクチツブをテストする際に過
度なノイズ（デルタＩ）を阻止することに関する。

Ｂ、従来の技術 ＶＬＳＩデバイスのテスト装置において、デバイスの機
能テストパターンを印加している間に、電気的ノイズが
パワーサプライ又はＩ　／　Ｏラインの何れかで発生さ
れるので、デバイスの内部ロジック状態が予測不可能に
なり、テストの測定が出来ない。以下により詳しく述べ
られるように、２つの態様の極めて大きな電気的ノイズ
がオフチップドライバのスイッチにより発生される。

多数のオフチップドライバが同時に切り換えられた時、
パワーサプライの電流に大きな変化が生ずる（デルタＩ
）。このデルタＩ電流の電流路はドライバの出力用ワイ
ヤから、ドライバを通り、パワーサプライの配分回路網
のバイパス用ではないインダクタンス及び抵抗を通過し
て、テスト装置のアースへ戻る。バイパス用ではないイ
ンダクタンス及び抵抗に跨がって発生される電圧は、数
式Ｖ　＝　Ｌ　ｄＩ／ｄ　ｔ＋ＲｄＩで表わされる。但
し、上式で、■は発生された電圧値、Ｌは、バイパス用
ではないインターフタンス値、Ｒはその抵抗値、ｄＩは
デルタＩの値、ｄＩ／ｄｔは時間に対する電流Ｉの変化
率である。ｄＩとｄ　Ｉ／ｄ　ｔば、ノイズに関係する
ドライバのタイプと、同時に切シ換えられるドライバの
数とに直接関係する。

ドライバが状態変化をすると変化する電圧及び電流はま
た、相互インターフタンスと相互キャパシタンスを介し
て近くのＩ１０通路に結合する。相互インダクタンス及
び相互キャパシタンスの結合は、虚偽の切り換えの発生
を助長して、テストヲ誤動作にする。結合による電圧及
び電流は数式、Ｖ　＝　Ｍ　ｄＩ／ｄｔと、Ｉ　＝　Ｃ
ｄｖ／ｄｌｃ　１り表わされる。

上式において、Ｍは相互インダクタンス、Ｃは電流路の
間の相互キャパシタンス、ｄｖ／ａｔ、は時間に対する
電圧の変化率である。再言すると、ノイズの大きさはド
ライバのタイプ（速度）と、付近のＩ１０通路にノイズ
を結合するドライバの数とに直接関係する。

解決法 （ａ）　　テスト装置を改造すること。これは実際に行
われて来た。然しなから、複雑な電気的ノイズが依然と
して現われる。新製品に移行するサイクルが早いので、
製品補償がテスタの能力をすぐに凌駕する。

（ｂ）　　出力ラインのプリチャージ（ｐｒｅｃｈａｒ
ｇｅ　）。

この技術はテストパターンを印加する際に、所定数の沢
山のドライバを切り換えることを可能にするけれども、
切り換えが起る前に、テスト装置がすべての出力ライン
を予定値にプリチャージされるまでは、ドライバの同時
切り換えは出来ない。−たび切り換えられると、テスト
装置による各出力の終了は、出力を測定する前に、その
適当な値に復帰されねばならない。この方法は有用であ
るけれども、以下の３つの弱点がある。

（１）テスト時間が町成り増加する。（１１）性能と設
備経費がチップ設計者に不満足である。（ｉｉｌ）各テ
ストパターンを実施する際に、出力状態が予測され、知
られていなければならない。これは、各テストパターン
の出力状態を記録して、記録パターンの実行が完了した
後の長時間後に、予測されている結果の状態と比較する
自己テスト原理にそれ自身合致しない。

（Ｃ）　　出力を切り換える回数をテストパターンで制
御すること。−これは、部品番号がドライバーの切り換
えを特定の回数に制限するようにさせて、９９．５％以
上のテストカバレージを達成することが出来る。然しな
から、これは、テスト装置が利用するテストパターンの
正確な態様のテストパターンを、シュミレータで追跡し
なければならないことが最も大きな問題である。

多くのテスト装置はすべての入力変化を直列に印加する
ので、これは、ドライバの切り換えをソフトウェアで制
御するため、長いシュミレーション時間を必要とする。

（ｄ）　　本発明に従った、オンチップ（即ち、デバイ
スに包含された）のドライブ順序付は回路網を使用する
こと。これは後で詳細に説明される。

本明細書は米国特許第４４４１０７５号を引用してお９
、この米国特許の明細書及び図面の内容をすべて活用す
る。

従来技術 集積回路デバイスをテストするだめの多くのテスト技術
、テスタ及びテスト回路がこの分野で知られている。以
下に記載された刊行物は単に従来技術を示すのに列記し
たものではなく、本発明に関連して酸も適切な従来技術
又は最も関連性ある従来技術を示すものとして把握され
るべきものである。

背景 米国特許 発明の名称、「コンピュータ制御のテストシステム及び
テスト方法」の第３５９９１６１号特許。

同、「質問信号を発生するための、デジタル微分分析質
問器のマドＩＪツクスを用いた自動テスト装置ｊの第３
６９４６３２号特許。

同、「順次にアドレスを行う回路網によるテストシステ
ム」第３７８４９１０号特許。

同、「多重アレーのテストプローブアセンブリのだめの
多層制御システム」の第３８４８１８８号特許。

同、［高回路密度を有するテスト装置のための電子テス
タ］の第３８７３８１８号特許。

同、［ロジックチップのテスト方法及びそれを適用する
ロジックチップ」の第３９２４１４４号特許。

同、「埋め込みアレーのテスト」の第３９６１２５１号
特許。

同、「テスト回路」の第３９７６９４０号特許。

同、［デジタル刺激の発生及び応答測定手段］の第４０
６６８８２号特許。

同、「プログラム可能のテスト方法及び装置」の第４０
７０５６５号特許。

同、「マクロプロセッサ盤の自動テスタ」の第４１２５
７６３号特許。

同、［プログラム可能テストポイント選択回路］の第４
１８０２０３号特許。

同、「内部回路デジタルテスタ」の第４２１６５３９号
特許。

同、「レベル感知走査デザイン（ＬＳＳＤ）のルールを
遂行するＬＳＩ回路とその回路をテストする方法」の第
４２９８９８０号特許。

同、「ノイズ抑制２レベルデータ信号ドライバ回路配列
」の第４３３４３１０号特許。

同、「テストされる素子が必要とするチャネルよりも少
ないチャネルを持つテスト装置による複雑な半導体素子
の自動テスト」の第４３４８７５９号特許。

同、「オンチップのデルタＩノイズのクランプ回路」の
第４３９８１０６号特許。

同、「電気的なチップ定置テス）（ＥＣＩＰＴ）構造及
びそのテスト方法」の第４４４１０７５号特許。

同、「Ｎ個の内部接続集積回路チップを有するパツクー
ジ構造を電気的にテストする方法」の第４４９４０６６
号特許。

同、「Ｎ個の内部接続集積回路チップを有するバツクー
ジ構造を電気的にテストする方法」の第４５０４７８４
号特許。

Ｂｕｌｌｅｔｉｎ　） ダスグプタ（Ｓ、　ＤａｓＧｕｐｔａ　）等による［３
状態デバイスのロジック構造Ｊ　（Ｌｏｇｉｃ　５ｔｒ
ｕｃｔｕｒｅＦｏｒ　Ｔｅｓｔｉｎｇ　Ｔｒｉ−８ｔａ
ｔｅｓ　Ｄｒｉｖｅｒｓ）と題する１９７８年１２月刊
行のＶｏｔ、　２１．煮７の２７９６直乃至２７９７頁
。

バーリンシュ（Ａ、　Ｅ、　Ｂａｒｉｓｈ　）等による
［ドライバパワーの配分Ｊ　（Ｄｒｉｖｅｒ　Ｐｏｗｅ
ｒ　Ｄｉｓｔｒｉ−ｂｕｔｉｏｎ　）と題する１９８０
年４月刊行のＶｏｔ。

２２、煮１１の４９３５頁乃至４９３７画。

ボニル（Ｐ、　Ｇｏｅｌ　）等による［多チンプパツク
ージの機能的に独立したＡ、　Ｃ，テストＪ　（Ｆｕｎ
ｃ−ｔｉｏｎａｌｌｙ　１ｎｄｅｐｅｎｄｅｎｔ　Ａ、
　Ｃ，Ｔｅ５ｔ　Ｆｏｒ　Ｍｕｌｔｉ−ｃｈｉｐ　Ｐａ
ｃｋａｇｅ　）と題する１９８２年１０月刊行のＶｏｔ
、２５　、煮５の２３０８頁乃至２３１０頁。

グラフ（Ｍ、　Ｃ，Ｇｒａｆ　）等による［チップ隔離
方法Ｊ　（Ｃｈｉｐ　Ｐａｒｔｉｔｉｏｎｉｎｇ　Ａｉ
ｄ　）と題する１９８２年１０月刊行のＶｏｔ、　２５
　、ノに５の２３１４頁乃至２３１５頁。

バンカ（Ｄ、　Ｃ，Ｂａｎｋｅｒ　）等による［ドライ
バ順序付は回路ｊ　（Ｄｒｉｖｅｒ　Ｓｅｑｕｅｎｃｉ
ｎｇＣｉｒｃｕｉｔ　）と題する１９８３年１２月刊行
ＬＤ　Ｖｏｔ、　２６　、　Ａ　７Ｂの３６２１頁乃至
３６２２頁。

Ｃ０発明が解決しようとする問題点 本発明の目的は集積回路デバイス又はチップのテストの
効率化と信頼性を改善することにある。

本発明の他の目的はテストされる集積回路デバイス又は
チップ上にドライバの順序付は回路網を設けて、テスト
される集積回路デバイス又はチップのドライバ回路（又
はドライバ回路のグループ）の切り換え時間をテスト装
置で制御させることにある。

本発明の目的は、集積回路ロジックチップのテストの効
率と信頼性と全向上するために、テストの間で、ドライ
バが同時に切シ換わることにより生ずる“デルタＩ”の
問題を顕著に、若しくは全体として効果的に解決するこ
とにある。

本発明の目的は、テスト装置の制御の下で、且つテスト
期間中に、ドライバ又はドライバのグループの切り換え
を順序だてるため、ロジックチップ又はそれと同等のデ
バイス上にドライバ順序付は回路網を設けることにある
。

Ｄ１問題を解決するだめの手段 本発明はテストされるべきデバイス又はチップ上に設け
られたドライバの順序付は回路網であると要約すること
が出来、それはドライバ回路のグループの切り換えの間
のタイミング全テスト装置で制御して、所定の個数以上
のドライバ回路が同時に切り換え状態になることを防止
する。換言すれば、ドライバ出力ピンのすべてのグルー
プがテス＋−’＜失敗させるような、大きなデルタＩ又
は結合ノイズを発生しないように、ドライバ順序付は回
路網が設けられる。ドライバ順序付は回路網は、テスト
されているデバイスへドライバ出力の完全側？ａｌｌｌ
ｌ’に与えるよう付勢される。通常のアブリゲーション
、換言すれば、デバイスの所定の目的又は所定の機能に
おいては、ドライバ順序付は回路網は減勢にされている
。ドライバ順序付は回路網の機能はテストａ間中でオフ
チップドライバの切り換えを制御することにある。

Ｅ、実施例 多数のオフチップドライバが同時に切り換えられた時、
パワーサプライの電流に大きな変化が生ずる（デルタＩ
）。第４図はこのデルタＩを示シ、そして、このデルタ
■電流の経路は、ドライバの出力ワイヤから、ドライバ
を経てパワーサプライの配分回路網のバイパス用ではな
いインダクタンス及び抵抗を通過して、テスト装置のグ
ランドへ戻る。第２Ｃ図は数式Ｖ＝Ｌ　ｄＩ／ｄｔ＋Ｒ
ｄｌで表わされ、バイパス用でないインダクタンス及び
抵抗を通して発生される電圧を表わす。ｄＩ及びｄ工／
ｄｔは、ノイズに関係するドライバのタイプと、同時に
切り換えられるドライバの数とに直接関係する。

また、ドライバが状態変化すると、虚偽の切シ換えを起
こすほどの大きさに変化する電圧及び電流が近くのＩ／
Ｑ通路と結合して、テストを失敗させる。第３図は、数
式ｖ＝ＭｄＩ／ｄｔと、■＝ＣｄＶ／ｄｔにより表わさ
れる、結合されうる電圧と電流を示している。上式で、
Ｍは相互インダクタ７　、（、Ｃｔｔｉ　ＩＥ　路間の
相互キャパシタンスである。

繰返して言うと、ノイズはドライバのタイプ（速度）と
、近くのＩ１０通路にノイズを結合するドライバの数に
直接関係する。

第１図はドライバのシーケンシング、即ち順序付は回路
網の１例を示す。「＋禁止」、「シフト入力」、「Ｌ１
クロック」、ｌ’−Ｌ２クロック」と名付けられた入力
はテスト装置によって制御される。出力、「＋禁止グル
ープ１」乃至「＋禁止グループ４」は夫々関連するオフ
チップドライバのグループの禁止制御ラインとしてチッ
プ上で連続している。図示されたドライバの順序付は回
路網はチップ上にある。

第１図に示された「Ｌ１ラッチ」及びｒＬ２ラッチ」と
名付けられたラッチは、一般にシフトレジスタ構成と称
されてい、る構成に接続されている。

「シフト入力」に印加されたデータは、Ｌ１クロックと
Ｌ２クロックが交互に印加されると、後段のラッチへ順
番に通される。図示されたＯＲブロックは４個の「＋禁
止グループ」出力を制御するために、「＋禁止人力」か
又はシフトレジスタの内容の何れかを通過させる。「＋
シフト出力Ｊの信号ハレジスタのストリングをテストす
るために、テスト装置で使われる。

次にシステムの動作について説明するト、（１）「＋禁
止」＝「論理的１状態」にすると、すべての「＋禁止グ
ループ」のライン上に「論理的１」をセットすることに
よって、すべてのオフチップドライバを禁止状態にする
。

（２）この状態で、オフチップドライノ（が切り換えら
れるのを恐れることなく、シフトレジスタは既知の状態
（すべてのランチ出力＝「論理的１」）に事前セットす
ることが出来る。（３）次に、「＋禁止」を「論理的０
」に変更する。オフチップドライバはランチの内容によ
って以然として禁止されている。（４）最後に、「シフ
ト入力」＝「論理的０」にし、そして、すべてのランチ
出力が「論理的０」になるまで、［論理的Ｏｊを順番に
シフトする（Ｌ１クロックとＬ２クロックを交番するこ
とによって）。これを行っている時に、Ｌ１クロックと
Ｌ２クロックの間の分離と等しい、グループの間の分は
方で、ドライバのグループを順番に付勢する。（５）オ
フチップドライバを順番に減勢するだめに、シフト入力
＝「論理的１」にセットし、そして「論理的１」をシフ
トして、４個のラッチ出力点に「論理的１」を順番に出
力する。システム動作において、「＋禁止」及び「シフ
ト入力」の両方は論理的０でなければならない。Ｌ１ク
ロック及びＬ２クロックの両方はそれらの付勢論理レベ
ルにあるので、シフト入力データ（論理的Ｏ）がラッチ
出力に保たれる。オフチップドライバは、この場合、い
つでも付勢することが出来る。

シフトのストリング及び対応するＯＲゲートｉ追加する
と、多数のオフチップドライバのグループを制御するこ
とが出来るのは注意を要する。例えば、 チツフ゛上に２４０１固のオフチップドライバがあると
仮定し、 １２のグループが形成される（デザインによって）と仮
定する。

従って、１グループ毎に２０個のドライノ（全含み、そ
して、１２のグループを制御するために、６１固のＬ１
ランチと、６１固のＬ２ランチと、１２個のＯＲゲート
ヲ必要とする。

テスト装置に他の付加的接続は必要ない。

ドライバが禁止されている間に、シフトレジスタを事前
セットすることにより、オフチップドライバの選択的な
付勢を許容し、次に、＋禁止を００”に変化して事前セ
ットのシフトレジスタを付勢して、ドライバのグループ
全選択させる潜在的な能力が存在する。

ドライバの順序付は回路網（ＤＳＮ）の利点及び不利点
金掲げると、 （１）柔軟性−ＤＳＮは必要に応じて利用し、或は無視
することが出来る。テストパターンが付勢されるドライ
バを呼び出す時は何時でも、問題パート番号が使われる
ＤＳＮｉ必要とする。

ドライバは順番に付勢され測定され、そして次に、その
ようなパターンごとに禁止される。

（２）　　ドライバのグループ−各ドライバのグループ
は各グループに対して、ドライバの配置を物理的に選択
することによって結合ノイズ及びパワーサプライのノイ
ズの両方を最小化するよう設計することが出来る。加え
て、問題を起こしがちなドライバはグループの大きさだ
けによらずに、毎グループ当り、特定の個数に限定する
ことが出来る。

（３）実施の容易性−新しいテスト用ノ・−ドウエアを
必要とせず、且つテストを発生するため、僅かな変更を
施こすだけである。

（４）テスト装置で制御される順序−テスト装置が切り
換えるドライバのグループの間での時間的分離を完全に
制御する。

（５）低い設備経費−ＤＳＨの回路部品が少なく、そし
て、装置のユーザに対して性能上のペナルティがない。

（６）融通性−ＤＳＮは１．定位置テスト（ＥＣＩＰＴ
）の区分、（ＥＣＩＰＴはチップの定位置テストであっ
て、米国特許第４５０４７８４号にすべて記載されてい
る）、ドライバの禁止ピン技術、及び自己テスト原理と
の互換性を持っている。

（力　出荷製品の品質レベル（Ｓ　Ｐ　Ｑ　Ｌ　）−Ｄ
ＳＮは独特なテスト方法なので、すべての欠陥をカバー
するようテストすることを要しない。小数の回路素子及
びデバイスロジックへの小数のインターフェイスはデバ
イスの歩どまりと５ＰＱＬに対するＤＳＨの寄与を少な
くする。

（３）ＤＳＮは次のレベルのバンクージに容易に使用し
えない。ＤＳＮはウェハ、チップ及び単１のテンプモジ
ュールをテストする場合に主として必要とされる。

（９）具体的な装置によっては、ＤＳＮはたった３乃至
５本のＩ１０ピン、即ちＩ１０接触部しか必要としない
。

（１０）独特のＤＳＮ入力は、多重チップモジュール（
ＭＣＭ）のために意図されたデバイスのためのウェハテ
ストにおいて、定義することが出来る。組み立ての次の
レベルにおいて通常使うことの出来ないコンタクトパッ
ドｉ、ＤＳＮ入力として使用することが出来る。

ドライバ順序付は回路網を使った本発明の良好な実施例
が第５図に示される。チップ内部の論理機能は複数個の
論理的入力レシーバＲ５乃至Ｒ５４により供給される。

チップの論理機能出力はオフチップドライバＤ２乃至Ｄ
１０２を経てテスト装置へ送シ帰される。各ドライバＤ
３乃至１０２はドライバ禁止入力を持っておシ、この禁
止入力が付勢された時に、ドライバに入力される論理状
態全阻止（禁止）し、且つドライバの出力を、既知のイ
ンピーダンスか、又は高いインピーダンス状態にさせる
。ドライバＤ２はどんな場合でも禁止されることがない
。Ｄ２はレベル感知走査デザイン（ＬＳＳＤ）のレジス
タストリングである、通常知られているシフトレジスタ
の出力で６る。

ＬＳＳＤレジスタストリングはチップ論理機能に使われ
、そしてロジックのテスト性全強化する。

第６図は３個のロジック入力と、１つの禁止入力を有す
るドライバ回路の１例を示す。

上述したすべての素子はチップ上に作られ、通常のＶＬ
Ｓ　Ｉチップである。ドライバ順序付は回路網を具体化
するために、付加的なレシーバ、ドライバ及びロジック
を必要とする。代表的なりＳＮは第５図の右側下部に「
ドライバ順序付は回路網」と名付けられた破線で囲まれ
て示されている。オフチップドライバＤ３乃至Ｄ１０２
は夫々が１０個のドライバを持つ１０個のグループに分
割されている。各グループは、１０本の別個のグループ
禁止ラインがあり、夫々の禁止ラインが各ドライバグル
ープに属するように、１つの共通の禁止ラインを割り当
てられている。再言すると、ドライバＤ２はシフトレジ
スタ出力機能を与えるので、Ｄ２は禁止されることがな
い。すべてのグループ禁止ラインは「十基止」制御ライ
ンによって、同時に禁止状態にセントすることが出来、
そして、夫々のグループ禁止ラインは、１０個のシフト
レジスタランチ（ＬＬ乃至Ｌｌｏ）’を介して論理的″
１”をシフトする「シーゲンス走査人力」、「＋ＬＬク
ロックｊ及び「＋Ｌ２クロック」を使うことによって、
順番に付勢することが出来る。同様に、「＋禁止」ライ
ンはすべてのグループ禁止ラインを同時に付勢状態にす
ることが出来、或は、各ラインは１０個のラッチ（第８
図に示しだシフト動作のタイミング図を参照）を介して
論理的“０”をシフトすることによって、順番に付勢す
ることが出来る。ドライバＤ１は、テスト装置ｔｓシフ
トレジスタの出力を与えることによって、ＤｓＮの順番
付はシフトレジスタのテスト’６容易にする。

この実施例において、過剰なオフチップドライバが同時
に切り換えられるのを防ぐために、下記のテスト実行ス
テップを使う。

（１）　　ドライバ順序付は回路網のレシーバＲ４に、
テスタの「＋禁止」ライン上の論理的″１”を印加する
。

（２）テスト装置（図示せず）からチップへの電力を上
昇する。註ニオ７チツプドライバＤ３乃至Ｄ１０２は禁
止されている。

（３）「ドライバ順序付は回路網」のレシーバＲ３に、
テスト装置の「順序付は走査−人力」ライン上の論理的
″１″を印加する。註：同時に、論理的″１”によりシ
フトレジスタ（Ｌｌ乃至ＬＩＯ）ｉロードするために、
「ドライバ順序付は回路網」のレシーバＲ２及びＲ１の
交番りロックパルス（＋Ｌ１クロック及び＋Ｌ２クロッ
ク）を５回印加する。

（４）「十禁止ライン」を使用して、「ドライバ順序付
は回路網」のレシーバＲ４に論理的”０″を印加する。

註：ドライバＤ３乃至Ｄ１０２はＬｌ乃至ＬＩＯにより
以然として禁止されている。ステップ１乃至ステップ４
は開始期の電力供給にのみ使われる。

（５）チップのロジックの誤りをテストするために、テ
スタ（端子５乃至５４）からオンチップレシーバＲ５乃
至Ｒ５４へ論理入力を印加する。

（６）「シーゲンス走査−人力」ラインを介してレシー
バＲ３へ論理的゛０”を印カロする。同時に、ラッチ上
１乃至ＬＩＯに論理的”０”を順番にロードするために
、交番的クロックパルスを与える＋Ｌ１及び＋Ｌ２クロ
ックを使って、Ｒ２及びＲ１にクロックパルスを５回印
加する。

（力　欠陥検出テスト’を実行するため、ドライバＤ３
乃至Ｄ１０２の出力状態を測定して、その結果と、予測
されている状態とを比較する。

（８）テスト装置の「シークンス走査−人力」の論理的
”１”をレシーバＲ３に印加する。同時に、ラッチ上１
乃至ＬＩＯに論理的”１”を順番にロードするために、
交番的クロックパルスを与える＋Ｌ１及び＋Ｌ２クロッ
クを使って、Ｒ２及びＲ１にクロックパルスを５回印加
する。

この動作は１０組のドライバグループの各々を禁止する
。（第８図に示されたように）（９）　　ロジックチッ
プのＬＳＳＤシフトレジスタ（図示せず）中で捕捉され
たデータをシフトアウトするために、オンチップレシー
バＲ５乃至Ｒ５４にテスタ刺激を印加する。オフチップ
ドライバＤ２ｉ経てシフトアウトした各データビット’
２測定して、欠陥検出テストヲ行うため、測定結果と、
予想されている状態とを比較する。

所望のテストのすべてが完了するまで、ステップ（５）
からステップ（９）は繰返して行われる。

ドライバグループの順序付けの間で、＋Ｌ１クロツクハ
ルスと＋Ｌ２クロンクパルスとの間ノパルス分離を増加
することによって、ノイズを更に減少することが可能で
ある。

テストを妨害することなく、１０個のオフチップドライ
バが同時に切シ換わることが、重要な前提である。この
６グループの大きさ”（１つのグループ当り１０１固の
オフテンプドライバ）はドライバ回路度及びロジックの
ノイズの限界などを含む多くのパラメータに敏感なファ
クタだから”グループの大きさ”は控え目に決めた方が
よい。グループの大きさを小さくすることはコストが大
きくはならない。追加的に設けられた各グループのコス
トは１個の新しいラッチ（即ち、Ｌｌｌ）と１つの新し
いＯＲゲートである。付加的７ｋＩ１０接続は必要とし
ない。

Ｆ１発明の効果 以上のように、この発明によれば、テストすべき集積回
路デバイス、即ちチップのドライバ回路の切り換え時間
を、テスト装置で制御する、チップ上のドライバ順序付
は回路網が与えられ、これによりテスト期間中の過剰な
ノイズが防止される。

【図面の簡単な説明】

第１図は本発明に従った代表的なドライバ順序付は回路
網を示す図、第２Ａ図は切り換えの間で、オフチップド
ライバによりドライバ出力ワイヤに生ずる電圧波形を示
す図、第２Ｂ図は第１図の回路に示されたデルタＩ電流
路で生ずるデルタ■波形を示す図、第２Ｃ図は第１図の
回路のバイパス用でないインダクタンス及び抵抗に跨が
って発生される電圧を示す図、第６Ａ図は第１図の従来
の回路の結合電圧Ｖ　＝ＭｄＩ／ｄｔを示す図、第３Ｂ
図は第１図の従来の回路の結合電流Ｉ　＝ＣｄＶ／ｄｔ
を示す図、第６Ｃ図は第１図の従来の回路の出力点にお
ける結合された電圧ノイズの波形を表わす図、第４図は
従来の技術に従って、ドライバ出力ワイヤから、ドライ
バを通シ、パワーサプライ配分回路網のバイアス用では
ないインダクタンス及び抵抗を通過し、バイパスキャパ
シタを通ってテスト装置のグランドと戻るデルタＩ電流
路を説明するための図、第５図はテスト中の集積回路チ
ップがドライバ順序付は回路網（ＤＳＮ）に含まれてい
る本発明の詳細な説明する図、第６図は３つのロジック
入力と、１つの禁止入力と、１つの出力を有する代表的
なドライバ回路の図、第７図は第６図のドライバ回路の
ブロック図、第８図は第５図に示された実施例の動作を
説明するためのタイミング図である。 出願人　　　インターナショナル・ビジネス・マシーン
ズ・コーポレーション第１図 ドライバ°ｊ頒Ｊ勢付１１回闘りすｊ 第３Ｃ図 第２Ｃ図 ドうイノく回路 第６図 し゛ライバ目酪 第７図

Claims (3)

【特許請求の範囲】
1. （１）ドライバの切り換えノイズを減少する手段を有す
   るテスト装置において、 上記テストシステムは集積回路を電気的にテストするテ
   スト装置を使用し、且つ上記テスト装置は上記集積回路
   デバイスに接続されていることと、上記集積回路デバイ
   スは上記テスト装置からの電気的テストパターンを受け
   取るための複数個の入力端子を有し、上記テスト装置へ
   出力パターンを与える複数個の出力端子を有し、且つ上
   記集積回路デバイスの上記出力端子へ接続された出力を
   有する複数個の出力ドライバ回路を含んでいることとか
   ら成り、 上記ドライバ回路を順番に条件づけるため、上記テスト
   装置からの少くとも１個の制御信号に応答するドライバ
   順序付け回路を含み、これにより、ドライバの切り換え
   ノイズが減少されることを特徴とする集積回路デバイス
   のテスト装置。
2. （２）上記複数個のドライバは１個又はそれ以上のドラ
   イバを含むドライバのグループを順番に条件付けること
   を特徴とする特許請求の範囲第（１）項記載の集積回路
   デバイスのテスト装置。
3. （３）上記複数個のドライバは１個又はそれ以上のドラ
   イバを含むドライバのグループを順番に条件付け、且つ
   １つのグループと次のグループとの間の時間的遅延が均
   一か、又は広範囲に変化されることを特徴とする特許請
   求の範囲第（２）項記載の集積回路デバイスのテスト装
   置。