JPH04236378A

JPH04236378A - 論理装置を試験する方法および装置

Info

Publication number: JPH04236378A
Application number: JP3133342A
Authority: JP
Inventors: Ulrich Diebold; ウルリッヒ・ディーボルト; Joachim Riegler; ヨアチム・リーグレル; Peter Rost; ペテル・ロスト; Manfred Schmidt; マンフレッド・シュミット; Otto Torreiter; オット・トルライテル; Peter Verwegen; ペテル・ベルベーゲン; Dawn Weiland; ダウン・バイランド; Dieter Wendel; ディーテル・ベンデル
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-09-15
Filing date: 1991-05-10
Publication date: 1992-08-25
Also published as: DE69020155T2; EP0481097B1; EP0481097A1; DE69020155T4; DE69020155D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大規模集積回路（ＶＬ
ＳＩ）装置中で実施される複雑な組合せおよび順序の論
理回路を試験する方法に関するものである。

【０００２】

【従来の技術およびその課題】ＶＬＳＩ装置のどこかで
誤りが発生すると、その影響は、装置の試験可能な出力
に到達するまでに多数のゲートを伝播する。レベル・セ
ンシティブ・スキャン・デザイン（ＬＳＳＤ）規則は、
このような伝播により引き起こされるテストの複雑さを
除去するために考案されたものである。この規則は、第
１４回デザイン・オートメーション・カンファランスの
プロシーディングのページ４６２−４６８に“ＬＳＩ試
験可能性のための論理設計構造”と題する論文の中に、
Ｅ．Ｂ．Ｅｉｃｈｅｌｂｅｒｇｅｒと、Ｔ．Ｗ．Ｗｉｌ
ｌｉａｍｓとにより始めて示されたものであり、それに
よれば論理回路はクロック構造とされ、また、論理回路
のすべての入力および出力を共に接続して一連のシフト
レジスタ・スキャンパスが形成される。図１にこのよう
な原理を用いて構成した簡単なテスタを示す。テストユ
ニット４０は、テストパターン・データを格納するため
のメモリ４２と、被試験装置の応答をシミュレートする
ための手段４４と、被試験装置にテストパターンを供給
するための手段４６とを備えている。ユニット４０で発
生される試験信号は従って被試験装置１０に、シフトレ
ジスタを形成するために共に接続された装置の入力３０
を用いて与えられる。入力値は、図中の点線で示される
接続を用いてユニット４０からシフトレジスタを通じて
クロックに同期して入力される。入力値をクロックに同
期して被試験論理回路１５を通過させることによって試
験が行われた後、結果は、シフトレジスタを形成するた
めにやはり共に接続された出力ラッチ２０に現れる。こ
れらの出力値はクロックに同期してシフトレジスタから
コンパレータ５０に出力される。このコンパレータは、
得られた結果をシミュレーションにより期待される結果
と比較し、比較の結果、差があった場合には、被試験装
置１０における誤りの存在を示す信号を出力する。

【０００３】論理テストパターンを発生するための従来
の方法は、“確定格納パターン試験”（ＤＳＰＴ）とし
て知られている。この方法では、確定したアルゴリズム
がパターンを生成するために用いられ、このパターンは
スタック・アット誤り（すなわち、ゲートがその出力を
入力に応答して変化させないという誤り。ただし、検出
されるのはこの誤りに限定されるものではない。）を含
む特定の論理誤りの検出を保証するものである。各テス
トパターンおよびそれに対する期待される出力応答は、
信号値の圧縮されないベクトルとしてテスタの中に格納
されるので、大容量のメモリが必要となる。回路が複雑
になるほど、回路中のゲートの数が増加するとスタック
・アット誤りは劇的に多くなることがすでに示されてい
る。そのことは、回路を試験するために必要なテストパ
ターンの数も大幅に増加することを暗に意味している。従って、回路を試験するのに必要な時間が長くなり、す
べての試験ベクトルを格納するためのメモリの容量も増
加する。

【０００４】テストパターンを発生するために必要な時
間を短縮し、発生されたパターンを格納するためのメモ
リの容量を減らすために、いわゆる自己試験方法が開発
された。この方法では、疑似ランダムパターン発生器、
および装置に実際に組み込まれた応答圧縮構造を用いる
。このような構造を用い、試験に必要なエレメントを直
接、被試験装置に配置することにより、テストパターン
を発生するために必要なコンピュータの時間を削減する
ことができる。この方法により、極めて多数のテストパ
ターンを、リーズナブルな時間で装置に与えることが可
能となる。Ｋｏｎｅｍａｎｎ，Ｍｕｃｈａ、ならびにＺ
ｗｅｉｅｈｏｆｆによる２つの論文、“組み込み論理ブ
ロック観察技術”（１９７９、ＩＥＥＥテスト・カンフ
ァランス、ページ３７−４０、Ｃｈｅｒｒｙ　　Ｈｉｌ
ｌ、ＮＪ、１９７９年１０月）および“複雑なディジタ
ル集積回路のための組み込み試験”（ＩＥＥＥ　　固体
回路ジャーナル、ＳＣ−１５巻、３号、ページ３１５−
３１９、１９８０年６月）には、線形帰還シフトレジス
タ（ＬＦＳＲ）と呼ばれるシフトレジスタ・スキャンパ
スの改良について開示されており、それは入力信号発生
器および／または出力データ圧縮回路として用いること
ができよう。

【０００５】特別の自己試験アーキテクチャーがＳＴＵ
ＭＰＳ法として知られている。ＳＴＵＭＰＳは、ＭＩＳ
Ｒ（マルチ入力シグナチャレジスタ）および並列ＳＲＳ
Ｇ（シフトレジスタ．シーケンス発生器）を用いた自己
試験の略である。この方法の基本原理はよく知られてお
り、いくつかのドキュメントに示されている（例えば、
欧州特許第１０８，２５６号明細書、米国特許第５１９
，０７８号明細書、米国特許第７１３，６０５号明細書
、米国特許第４，９１０，７３５号明細書、あるいはＢ
．Ｉ．ＤＥＲＢＩＳＯＬＧＬＵ“疑似ランダム試験のた
めのスキャンパス・アーキテクチャ”（ＩＥＥＥコンピ
ュータの設計と試験、１９８９年８月、ページ３２−４
８））。ＳＴＵＭＰＳによって試験データの格納容量を
大幅に低減できるが、試験の質は高くない。ＢＡＳＳＥ
Ｔ他の論文“高密度論理コンポーネントのローコスト試
験”（ＩＥＥＥコンピュータの設計と試験、１９９０年
４月、ページ１５−２７）には、ＳＴＵＭＰＳでは、チ
ップの代表的断面において、９０％程度の誤り検出しか
期待できないと報告されている。この論文にはまた、Ｓ
ＴＵＭＰＳとＤＰＳＴとの組み合せによって、誤り検出
率を高めることができると結論されている。しかし、最
後の５〜１０％の誤り（いわゆる自己試験エスケープ）
を検出するために、経験的には、ＤＰＳＴテストパター
ン全体の５０〜７０％のテストパターンを発生しなけれ
ばならない。

【０００６】これにかわってＢＡＳＳＥＴＴ他は、重み
付けランダムパターン試験（ＷＲＰＴ）を用いている。そこでは、ＬＦＳＲパターン発生器の設計は、各テスト
パターンの入力ビットに対する論理“１”および論理“
０”の分布が可変であるように変更されている。この方
法では、必要に応じて、１または０のいずれかの確率を
より大きくするよう、ラッチの入力に選択的にバイアス
がかけられる。誤り検出率はＳＴＵＭＰＳより大きく改
善されるが、テストパターンを発生するために実質的に
一層、複雑なハードウェアが必要となる。ＷＡＩＣＵＫ
ＡＵＳＫＩによる“重み付けランダム・テストパターン
を発生するための方法”と題する論文（ＩＢＭ研究開発
ジャーナル、第３３巻、２号、１９８９年３月、ページ
１４９−１６１）には、様々なＷＲＰＴパターンを発生
する方法が示されている。しかし、得られた結果によれ
ば、誤り検出率は９４−９９％であり、そのため、全誤
りの９９．９％を検出するためには、格納されたテスト
パターンの５０％程度を用いて、確定パターン試験を行
わなければならない。

【０００７】従来の技術で、入力パターンを発生し、同
時に出力される結果を圧縮するためにＬＳＦＲ回路を用
いることを開示したものはない。

【０００８】

【課題を解決するための手段】本発明の目的は、装置の
論理を試験するために用いることができる方法およびテ
ストパターン発生器を与えることである。テストパター
ンを発生するために用いられる手段は、複雑なハードウ
ェアも個々のテストパターンを格納するための大規模の
メモリスペースも必要としない。

【０００９】テストパターン発生器は直接、チップ上に
組み込むことができ、また一つの装置として組み立てる
こともできる。チップ上に組み込まれた場合には、素子
の自己試験に用いることができ、一層有用である。

【００１０】本発明はこのような目的を達成するため、
簡単なＬＦＳＲを用い、その出力は被試験装置の入力を
形成する一連のシフトレジスタのスキャンパスに入力す
る。ＬＦＳＲには最初、一連の初期値、すなわちシード
、が入力され、そのシードにより被試験装置の特定の入
力ラッチに必要なデータ値がクロックに同期して入力さ
れる。論理装置のすべてのゲートが確実に試験されるよ
うにするため、すべてのシードは小さいメモリに格納さ
れる。

【００１１】

【実施例】図２は被試験装置の内部論理回路を示す図で
あり、これによって発明の背後の基本原理を理解できる
。装置は、入力ラッチ１００ａ〜ｎと出力ラッチ１４０
ａ，１４０ｂとの間に接続された多数の論理ゲート１１
０ａ〜ｆ，１２０ａ〜ｃ，１３０ａ〜ｈを備えている。なお、これは単に説明のための一例であり、実際の被試
験装置は、さらに多くの入力ポートおよび出力ポート、
ならびにこれらのポートの間に接続されたさらに多くの
論理ゲートを備えていよう。入力ラッチおよび出力ラッ
チはそれぞれ、共に接続されて図の点線で示すスキャン
パスを形成している。ここで、装置の論理回路における
入力ラッチ１００から出力ラッチ１４０に至る経路につ
いて見ると、入力ラッチ１００ａ〜１００ｈの値が１４
０ａに出力される応答に影響することが分かる。同時に
、入力ラッチ１００ｅ〜１００ｎの値は出力１４０ｂに
おける結果に影響する。このことは、ラッチ１００ａ〜
１００ｈから出力ラッチ１４０ａに至るものと、入力ラ
ッチ１００ｅ〜１００ｎから出力ラッチ１４０ｂに至る
２つのコーンを定義できることを意味する。これらのコ
ーンは、図中、破線によって示されている。また、２つ
のコーンはオーバーラップし、論理ゲート１２０ａ〜ｃ
は両方のコーンに入っている。このことは、コーン１の
すべての論理ゲートが試験され、誤りがなかった場合、
原理的には、コーン１に含まれないコーン２のゲートの
みを試験すればよく、それによって回路（すなわち、ゲ
ート１３０ａ〜ｈ）の試験は完了することを意味する。さらに、コーン２を試験するとき、試験された論理ゲー
ト１２０ｃの出力は、試験されていない論理ゲート１３
０ｆの入力に接続されているので、ラッチ１００ｅ〜ｈ
に設定されるビットの値を無視することはできない。し
かし、ラッチ１００ａ〜ｄに設定されたビットの値は、
コーン２のラッチの試験には関係がない。このことは、
論理ゲートを試験するために、３種類の異なるタイプの
ビットが定義でき、ラッチ１００ａ〜ｎに設定されると
いうことを意味する。すなわち、試験関連ビット位置（
表１にはＲで示す）であり、コーンの試験のために特定
の値を取らなければならないものと、サポートネット．
ビット位置（表１にはＡで示す）であり、コーンの試験
のために複数の特定値のうちの一つをとらなければなら
ないものと、無関係ビット位置（表１にはＸで示す）で
あり、コーンの試験には重要でないものとの３種類であ
る。表１に、図２の論理ネットワークを完全に試験する
ために必要な３つの異なる試験手順を示す。

【００１２】　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　表１ラッチ１００への　　　　　　
コーン１　　　　　　　　重複部　　　　　　　　　　
　　コーン２ネットワーク入力　　　　　　ａｂｃｄ　
　　　　　　　ｅｆｇｈ　　　　　　　　ｉｊｋｌｍｎ
手順　　Ａ）：　　　　　　　　コーン１およびコーン
２に共通にネットワークを試験する　　　　　　　　　
　　　　　　　　　　　　　ＡＡＡＡ　　　　　　　　
ＲＲＲＲ　　　　　　　　ＡＡＡＡＡＡ　　　　　　　
　　　　　　　　　　　　　　　‥‥‥‥　　　　　　
　　‥‥‥‥　　　　　　　　‥‥‥‥‥‥手順　　Ｂ
）：　　　　　　　　コーン１およびコーン２のネット
ワークを試験する　　　　　　　　　　　　　　　　　
　　　　　ＲＲＲＲ　　　　　　　　ＡＡＡＡ　　　　
　　　　ＲＲＲＲＲＲ　　　　　　　　　　　　　　　
　　　　　　　‥‥‥‥　　　　　　　　‥‥‥‥　　
　　　　　　‥‥‥‥‥‥手順　　Ｃ）：　　　　　　
　　コーン２のネットワークを試験する　　　　　　　
　　　　　　　　　　　　　　　ＸＸＸＸ　　　　　　
　　ＡＡＡＡ　　　　　　　　ＲＲＲＲＲＲ　　　　　
　　　　　　　　　　　　　　　　　‥‥‥‥　　　　
　　　　‥‥‥‥　　　　　　　　‥‥‥‥‥‥フラグ
の意味：　　Ｒ：試験関連ビット位置　　−　　選択不可　　Ａ
：サポートネット入力　　−　　選択可　　Ｘ：無関係
ビット位置　　−　　任意の値手順Ａでは、ラッチ１０
０ｅ〜ｈの値のみが、コーン重複部の論理ゲート１２０
ａ〜ｃの試験のために重要である。試験手順においては
、１と０のすべての組み合せがラッチ１００ｅ〜ｈに設
定され、論理ゲート１２０ａ〜ｃはすべての条件のもと
で試験される。ラッチ１００ａ〜ｄに格納されるビット
とラッチ１００ｉ〜ｎに格納されるビットとは、出力ゲ
ート１４０ａ，１４０ｂで意味のある出力が得られなけ
ればならないという点でのみ関係がある。手順Ｂでは、
個々のコーンのゲートが試験されるが、重複部のゲート
は試験されない（すなわち、ゲート１１０ａ〜ｆおよび
１３０ａ〜ｈは試験され、ゲート１２０ａ〜ｃは試験さ
れない）。このことは、ラッチ１００ａ〜ｄ，１００ｉ
〜ｎに設定されたビットの値は、試験に関連していて、
１と０とのすべての可能な組み合せを通して循環される
が、ラッチ１００ｅ〜ｈはサポートネット入力であるこ
とを意味する。最後に手順Ｃでは、コーン２の論理ゲー
ト１３０ａ〜ｈだけが試験される。ラッチ１００ｊ〜ｎ
はこの場合にも試験に関連しており、すべての可能な組
み合せが試験されるが、ラッチ１００ｆ〜ｈのビットは
サポートネットビットである。しかし、この場合にはラ
ッチ１００ａ〜ｄのビットの値は試験結果に無関係であ
る。従って、装置の論理ゲートの試験に用いられる大多
数のテストパターンは、冗長であることが分かる。なぜ
なら、それらは回路の誤りに関して何も新しい情報を生
まないからである。

【００１３】試験関連ビットのアイデアは、ＬＦＳＲに
おいて論理回路を試験するためのテストパターンを発生
させるために利用できる。これをどのように行うかを示
すため、まず最初にＬＦＳＲを用いたパターン発生法に
ついてレビューする。図３に簡略化したＬＦＳＲ２００
を示す。このＬＦＳＲは、スキャンパス２１０をクロッ
クに同期して伝送される出力２０５を生成する３つのラ
ッチ２００ａ〜ｃを備えている。ラッチ２００ａの出力
はＸＯＲゲート２０２およびラッチ２００ｂの両方に接
続されている。ラッチ２００ｃの出力は、出力２０５に
（従って、スキャンパス２１０に）、そしてＸＯＲゲー
ト２０２にも接続されている。データがＬＦＳＲをクロ
ックに同期して伝送されるとき（２００ａの値が２００
ｂに配置され、２００ｂの値が２００ｃに配置され、２
００ｃの値がスキャンパスに伝送されることを意味する
）、２００ａの新しい値は、２００ａの以前の値と２０
０ｃの以前の値とに対するＸＯＲ操作の結果となる。ＬＦＳＲ２００のラッチ２００ａ〜ｃに対して適切な初
期値を選択することによって、スキャンパスにおいて可
能な範囲でいかなるビットの組み合せも発生できる。図
３に、ＬＦＳＲ２００にロードされた初期値１００がい
かにスキャンパス２１０において一連の０と１を発生す
るかを示す。

【００１４】ここで、図３のような疑似ランダム・テス
トパターンを発生する代りに、スキャンパスのラッチ２
１０のいくつかに格納されるビットが固定であるテスト
パターンを発生させるとする。これらのビットは上述し
た試験関連ビット位置を表す。図４に、ラッチ３１０ｃ
，３１０ｅに格納されるビットがそれぞれ１および０に
セットされるシミュレーション・スキャンパス３１０を
示す。他のラッチに格納されるビットの値は無関係であ
る。計算のため、ＬＦＳＲ３００のラッチ３００ａ〜ｃ
の値が任意にそれぞれａ，ｂ，ｃとセットされたとする
と、ビットをシミュレーション・スキャンパス３１０か
らＬＦＳＲ３００にクロックバックさせてＬＦＳＲ３０
０に対する最初のシード値を得ることができ、その値を
後で、必要な値を持つ試験関連ビット位置によって必要
なテストパターンを発生させるために用いることができ
る。シミュレーションとして行うこのクロックバックの
手順を図４に種々のステップにより示す。なお、クロッ
クバックは実際の装置で起こるものではない。

【００１５】最初のステップでは、ラッチ３１０ｂ〜ｇ
に格納された値はすべて１ラッチ分左にシフトされる。ラッチ３１０ｇに以前格納されていた値は現在はラッチ
３１０ｆに格納されており、ラッチ３１０ｆの値は今は
３１０ｅに格納されている。他のラッチについても同様
である。ラッチ３１０ａに格納されていた値は試験に関
連しないビットであるため、それは無視され、従って、
ラッチ３００ｃは、ラッチ３００ａ，３００ｂに以前格
納されていた値に対するゲート３０２によるＸＯＲ操作
の結果を受け取ることになる。実際、この段階でスキャ
ンパス３１０からＬＦＳＲ３００には試験関連ビット値
はクロックバックされないので、ラッチ３００ｃに格納
された値は純粋に任意であり、簡単のため、それを“ａ
”と定義する。次のステップでは、ラッチ３１０ｂ〜ｇ
に格納された値は再び１ラッチ分左に移動される。ラッチ３１０ａに格納された値は今は試験関連ビットで
あり、その値は１である。それはＬＦＳＲ３００のラッ
チ３００ｃに送られる。このステップでラッチ３００ｃ
に格納されるべき値は、ＸＯＲゲート３０２で行われる
ＸＯＲ操作の結果であり、すなわちｂ＋ｃである。従っ
て、このＸＯＲ操作の結果は１であると定義できる。ス
テップ３およびステップ４では、ラッチ３１０ａに格納
された値は、試験に関連しないビットであり、そのため
、ラッチ３００ｃに格納された値はいなかる値もとる必
要がなく、従ってその値はラッチ３００ａ，３００ｂに
格納された値に対するＸＯＲ操作の結果である。ステッ
プ５ではしかし、ラッチ３００ｃにはラッチ３１０ａか
らビット０が入力される。このことは、ラッチ３００ａ
は以前は値１を格納し、ラッチ３００ｂは値ａ＋ｂを格
納していたので、ＸＯＲ操作の結果を１＋（ａ＋ｃ）に
定義する。最後の２つの値は試験に関連しないビットで
あるが、シミュレーションはさらに２つのステップ、す
なわちステップ６，７と続く。しかし、これらのステッ
プは、ＬＦＳＲが完全なテストパターンを発生するとき
、ＬＦＳＲが、スキャンパス３１０のラッチ３１０ａ〜
ｇに対して既知の値のビットを生成すること、および正
しい位置に試験関連ビットを生成することを保証するた
めに必要である。この操作の結果は最後のステップ７に
よって知ることができ、ラッチ３１０ａは０を、ラッチ
３００ｂは値ａを、ラッチ３００ｃはａ＋１を格納して
いるはずである。ａは値０または１をとるので、このこ
とは２つのシード（００１あるいは０１０）が必要なテ
ストパターンを発生することを意味する。図５に、シー
ドを０１０とした場合のテストパターンの発生を示す。

【００１６】もちろん実際の試験では、スキャンパスが
７つのラッチだけしか含まず、その２つの値だけが試験
に関連し、従ってそれらの値が固定されているというこ
とはない。しかしＬＦＳＲの規模を拡大し、ＸＯＲゲー
トに接続するためのフィードバック経路を適切に選ぶこ
とによって、必要とするいかなるパターンも発生するこ
とが可能となる。ＬＦＳＲに与えるシードだけを格納す
ればよいので、このテストパターン発生システムを実現
するために必要なメモリの容量は、決められたすべての
パターンを直接格納する場合より、大幅に小さいものと
なる。

【００１７】以上説明したテストパターン発生器は、チ
ップに直接組み込んで、装置の迅速な自己試験を行える
ようにしてもよく、また、試験装置に組み込んで、被試
験装置をそれに取り付けるようにしてもよい。メモリの
スペースをさらに減らし、試験処理を高速化するには、
出力される試験結果を、Ｊ．Ｌ．ＣＡＲＴＥＲによる論
文“ＶＬＳＩ回路のための改良されたシグナチャ試験”
（ＩＢＭ技術開示公報、第２６巻、３Ａ号、１９８３年
８月、ページ９６５−９６７）に示されているよく知ら
れたマルチ入力シグナチャ・レジスタ（ＭＩＳＲ）など
の方法によってさらに圧縮すればよい。

【００１８】

【発明の効果】本発明により、複雑なハードウェアも個
々のテストパターンを格納するための大規模のメモリス
ペースも必要としない論理回路試験方法およびテストパ
ターン発生器が得られる。

【図面の簡単な説明】

【図１】装置を試験する基本的な方法を示す図である。

【図２】被試験装置の一例を示す図であり、入力ゲート
と出力ゲートとの間に接続された論理ゲートを示す。

【図３】簡単な線形フィードバック・シフトレジスタを
示す図である。

【図４】シードの発生の一例を示す図である。

【図５】シードの発生の一例を示す図である。

Claims

【特許請求の範囲】

【請求項１】論理装置（１０）を試験する装置であって
、論理装置（１０）を試験するためのテストパターンを
発生する手段（４０）と、論理装置（１０）に初期テス
トパターンをロードする装置入力（３０）と、論理装置
（１０）からの結果を出力する装置出力（２０）と、論
理装置からの出力結果を期待される結果と比較する手段
（５０）と、前記論理装置の試験が終了したかどうかを
示す信号を出力する手段とを備えた試験装置において、
テストパターンを発生する前記手段（４０）は、前記装
置入力（３０）のあるものに対して特定のビット値を生
成し、前記装置入力（３０）の他のものに対して疑似ラ
ンダムビット値を生成することを特徴とする論理装置（
１０）を試験する試験装置。
【請求項２】テストパターンを発生するための前記手段
（４０）は、線形フィードバック・シフトレジスタ（３
００）を備えたことを特徴とする請求項１記載の論理装
置（１０）を試験する試験装置。
【請求項３】予め計算された初期値（シード）が前記線
形フィードバック・シフトレジスタ（３００）に入力さ
れることを特徴とする請求項２記載の論理装置を試験す
る試験装置。
【請求項４】前記装置入力（３０）は共に接続されてシ
フトレジスタ・スキャンパスを形成し、このシフトレジ
スタ・スキャンパスはさらに、前記論理装置（１０）を
試験するためのテストパターンを発生する前記手段（４
０）に接続されていることを特徴とする請求項１記載の
論理装置（１０）を試験する試験装置。
【請求項５】前記装置出力（２０）は共に接続されてシ
フトレジスタ・スキャンパスを形成し、このシフトレジ
スタ・スキャンパスはさらに、論理装置からの出力結果
を期待される結果と比較するための手段（５０）に接続
されていることを特徴とする請求項１記載の論理装置（
１０）を試験する試験装置。
【請求項６】論理装置からの出力結果を期待される結果
と比較するための手段（５０）は、比較を行う前にデー
タを圧縮する手段を含むことを特徴とする請求項５記載
の論理装置（１０）を試験する試験装置。
【請求項７】前記装置出力（２０）および論理装置から
の出力結果を期待される結果と比較するための手段（５
０）は、共にマルチ入力シグナチャ・レジスタを形成す
ることを特徴とする請求項６記載の論理装置（１０）を
試験する試験装置。
【請求項８】前記装置は、前記論理装置（１０）が取り
付けられる論理装置試験装置の一部であることを特徴と
する請求項１〜７のいずれかに記載の論理装置（１０）
を試験する試験装置。
【請求項９】前記装置は、前記論理装置（１０）が構成
されるチップに組み込まれ、前記論理装置（１０）の自
己試験のために用いられることを特徴とする請求項１〜
７のいずれかに記載の論理装置（１０）を試験する試験
装置。
【請求項１０】論理装置（１０）を試験する方法であっ
て、テストパターンを発生し、前記論理装置（１０）を
通じてテストパターンをクロックに同期して伝送し、チ
ップによって出力される結果を期待される結果と比較し
、差が見つかったかどうかを示す信号を出力する試験方
法において、テストパターンを発生する前記方法は、ど
の装置入力（３０）が所望の論理ゲートに関連している
かを計算することを含み、前記装置入力（３０）に所望
のビット値を与えるためにテストパターンを計算するこ
とを特徴とする論理装置（１０）を試験する試験方法。
【請求項１１】前記テストパターンを発生するための前
記方法は、所望のテストパターンを生成するために、線
形フィードバック・シフトレジスタで用いるシードを発
生することを含むことを特徴とする請求項１０記載の論
理装置（１０）を試験する試験方法。
【請求項１２】チップによって出力される結果を期待さ
れる結果と比較するための前記方法、および差が見つか
ったかどうかを示す信号を出力する前記方法は、出力結
果を圧縮すること、および前記圧縮結果を、圧縮された
前記期待される結果と比較することを含むことを特徴と
する請求項１０記載の論理装置（１０）を試験する試験
方法。