JP3950798B2 - 予め記憶されている重みを使用した重みつきランダム・パターン試験 - Google Patents
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Description
発明の背景
1.発明の分野
本発明は回路試験に関し、より詳細には重みつき試験入力を使用した集積回路の試験に関する。
【0002】
2.背景情報
単一半導体ダイ上に製造された複雑な集積回路には、何千もの逐次回路要素および組合せ回路要素が含まれている。これらの回路要素は、離散独立試験のための物理的なアクセスが不可能である。回路要素間の複雑な内部相互接続および相互依存性により、個々の回路要素の試験やデバイスとしての総合的な完全性の試験は、回路要素の数の増加に伴い、ますます時間を要している。
【0003】
従来の集積回路試験では、ラッチおよび結合スイッチ(マルチプレクサ)を組み込むべく、回路試験中の逐次(または記憶)要素の少なくともいくつかを改変し、ラッチしたこれらの逐次要素を直列に結合して、試験入力発生器と出力捕捉回路の間に、少なくとも1つのシフト・レジスタを形成している。ラッチは、それぞれシステム・クロックによって制御されている。逐次要素の直列結合の各々は、スキャン・チェーンまたはスキャン・レジスタと呼ばれている。ラッチされた逐次要素の各々は、スキャン要素またはスキャン・フリップフロップと呼ばれている。試験発生器からの試験入力は、記憶要素中にスキャン・インされ、試験の結果は、スキャン・レジスタを介して記憶要素からスキャン・アウトされる。
【0004】
逐次回路要素の各々は、少なくとも1つの組合せ回路要素に追加結合され、組合せ論理ブロックを形成している。組合せ論理ブロックの機能および性能を試験するために、様々な組合せの試験ビットが、結合スキャン要素から組合せ論理ブロックに入力され、スキャン・レジスタを介して受け取られる。スキャン要素の各々(チェーンの両端を除く)は、入力を他の結合スキャン要素へ伝送し、あるいは他の結合スキャン要素からの出力を受け取っている。あるいは別法として、結合スイッチへの入力信号の状態に応じて、入力を結合論理ブロックへ伝送し、あるいは結合論理ブロックからの出力を受け取っている。複数の記憶デバイスのうちの1つがチェーンの一方の端部を形成し、入力ピンから集積回路へ供給されるスキャン入力を試験入力発生器から受け取っている。複数の記憶デバイスのうちの別の1つがチェーンのもう一方の端部を形成し、集積回路の出力ピンへ結合された出力捕捉回路に与えるスキャン出力となっている。適切な試験入力がスキャン要素中にシフトされると、組合せ論理ブロックを試験するために、通常の方法で試験データに応答する組合せ論理ブロックに入力状態を伝送することにより、試験入力がスイッチされる。試験の結果は、スキャン要素によって捕捉され、スキャン要素がスキャン・チェーン・シフト・モードにスイッチされると、スキャン・チェーンによって捕捉回路に転送される。
【0005】
従来技術による試験には、試験中の集積回路のスキャン・チェーンの各々に(したがって、組合せ論理ブロックの各々に対して選択可能に)、論理1論理0ビットの決定論的試験パターンを発生させるために、ランダム・パターン試験入力発生器が使用されている。その際、論理1値の可能性と論理0値の可能性が等しいことが期待される。また、従来技術による試験には、論理値1の確率が0.5以外のランダム・ビットを発生する重みつきランダム・パターン試験入力発生器も使用されている。
【0006】
生産ラインを基準にした場合、集積回路の要素の各々を完全に試験することは極めて実際的ではない。その代わりに、慣例的にあるレベルの精度で回路が試験されている。試験を高レベルの精度で実施するためには、通常、複数の入力試験セットがスキャン・チェーンの各々に必要である。これらの試験セットには、決定論的可変入力重みが含まれる。したがって、不必要に長い試験長は許容されないので、試験時間を最短化するために実時間ベースで試験中の集積回路に引き渡さなければならない極めて多数の試験データを極めて多数の回路要素が必要とする。また、この大量の実時間データには、高価な試験備品が必要である。
【0007】
問題は、極端に高い故障補償を実現するために、大量の重みセットをオン・ダイ重みつきランダム・パターン発生器に実時間で提供することである。
【0008】
本発明について、添付の図面に示す、何ら制限されることのない例示的実施形態によって説明する。全図を通して、同一番号は同一要素を表している。
【0009】
発明の詳細な説明
以下の説明においては、本発明の様々な態様および詳細が記述されているが、本発明のごく一部またはすべての態様を使用して本発明を実践することができることは、当分野の技術者には明らかであろう。また、本発明を完全に理解するための説明用として、特定の数字、材料および構成が示されているが、特定の態様および詳細がなくても、本発明を実践することができることについても、当分野の技術者には明らかであろう。したがって、本発明を明確にするために、装置および方法のステップを始めとする、良く知られている特徴については、ここでは省略または簡略化されている。
【0010】
様々な動作について、本発明を理解する上で最も有用な方法で順次実行された複数の個別ステップとして説明されているが、説明の順序は、これらの動作、詳細には示されているステップが必ずこの順序でなければならないことを暗に示しているものと解釈してはならない。必要な順序は、特に言及されているか、あるいは当分野の技術者には理解されよう。また、「一実施形態では」および/または「実施形態」という語句が繰返し使用されているが、この語句は、同じ実施形態である場合もあるが、必ずしも同じ実施形態を指している訳ではない。
【0011】
図1を参照すると、試験中の集積回路は、スキャン・チェーン104a〜104nで示されている少なくとも1つのスキャン・チェーン104を備えている。スキャン・チェーンは、ダイ102上に配置されている。スキャン・チェーン104の各々は、試験中の集積回路の構造化スキャン要素(図示せず)を備えており、構造化スキャン要素の各々は、試験中の集積回路の少なくとも1つの構造化組合せ要素回路(図示せず)に結合されている。スキャン・チェーンの各々の出力側は、スキャン・チェーン104i(“i”は、実装されている任意のスキャン・チェーンを表す)を介した伝送後の組合せ要素回路の各々の出力を捕捉するオン・ダイのマルチ入力シグネチャ・レジスタ(MISR)108として示されているオン・ダイまたはオフ・ダイのいずれかの出力捕捉回路に結合されている。MISR108は、捕捉した出力ビットと予測出力ビットとを比較し、試験中の回路の有効性を決定している。通常、圧縮データが、慣例的にシグネチャと呼ばれている予測出力と比較される。故障は、回路が認識したシグネチャと故障のない回路バージョンのシグネチャとが異なる場合に検出される。
【0012】
スキャン・チェーンの各々への入力データは、重み発生器112a〜112nとして示す、本発明による重み発生器(WG)回路112によって与えられる。WG112aはスキャン・チェーン104aに入力を提供し、WG112bはスキャン・チェーン112bに、WG112cはスキャン・チェーン112cに、また、WG112nはスキャン・チェーン104nにそれぞれ入力を提供している。重み発生器112の実施形態の設計については、追って図2を参照して詳細に教示する。重み発生器112の各々は、オン・ダイであることが好ましい。各重み発生器112i(“i”は、実装されている任意の重み発生器を表す)は、重み発生器112iと結合しているスキャン・チェーン104iに、確定擬似ランダム重みつき入力を与える。ここでは、「重み」は、スキャン・チェーン104iへの入力中のビットの各々に1ビットの値を得る確率を意味している。
【0013】
各重み発生器112iは、従来の擬似ランダム・パターン発生器120(PRPG)から、“k”個の個別ディジタル信号入力116i(“i”は、任意の重み発生器112iへの“k”個の信号入力を表し、信号入力の各々は、少なくとも1本の個別信号ラインを備えている)の形で、擬似ランダム信号入力を受け取っている。ディジタル信号の数および任意の1信号入力に対するハイ・ビットおよびロー・ビット(すなわち1および0)の統計的分布は、各重み発生器112iに対して固有であることが特に意図されている。各重み発生器112iは、本発明者が「ランダム重み決定」信号入力124i(“i”は、実装されている、重み発生器“i”へのランダム重み決定信号入力を表し、信号入力の各々は、少なくとも1本の個別信号ラインを備えている)と呼んでいる、データ・フィールドを形成する信号を、本発明者が「重み検索器および分配器」(WRD)回路128と呼んでいる回路から受け取っている。以下、この説明の中では、「ランダム重み決定信号」および「重み検索器および分配器」という用語を使用する。ランダム重み決定信号入力124iは、その値が、スキャン・チェーン112iに印加される擬似ランダム重みつきスキャン入力ビットを決定する信号であり、したがって図2および3を参照して開示するそれらの生成には、スキャン・チェーン104への重み入力の誘導が含まれている。追って図2を参照して教示する重み発生器112iの一実施形態は、重み決定信号が、適用する重みスキャン入力ビットを決定する方法を開示している。各重み発生器112i回路は、擬似ランダム重みビット信号148i(“i”は、実装されている任意の擬似ランダム重みビット信号を表し、ここではa〜nで示されている)を出力し、すべてのビットの重みは、ランダム重み決定信号124iによって決定される。重みビット信号は、スキャン・チェーン104iの最も左側のフリップフロップ中にシフトされ、スキャン・チェーン104i内を移動して、最終的に組合せ要素回路にロードされる。
【0014】
データ・ダウンロード回路168は、対応する試験データ・ビットを試験データ・ビット・ストリーム148iに与える重み発生器回路112iに同期して、メモリ136に記憶されているデータ・セットの重み決定信号124データ・フィールドの各々を該当する重み発生器回路112iにダウンロードする。データ・ダウンロード回路168の一実施形態は、制御回路とバッファ回路156を備えている。制御回路はデータ・セットの各データ・フィールドをメモリ136からバッファ回路156へ読み出すもので、個別ユニット128、132、140として示されている。また、バッファ回路156は、対応する試験データ・ビットを各試験データ・ビット・ストリーム148iに提供する重み発生器回路112iと同期して、データ・セットの各データ・フィールドをデータ・ダウンロード回路168から重み発生器回路112iへ出力する。好ましい実施形態では、データ・ダウンロード回路168は、図1および3に、「重み検索器および分配器」回路128、「重みつきランダム・パターン試験コントローラ」(WRPCT)回路140および「メモリ・マッピング・ユニット」回路132として示す個別ユニットを備えている。当分野の技術者には理解されるように、本発明に明確に含まれている他の特定の制御回路が、メモリ136から重み発生器112iにランダム重み決定信号124を提供している。例えば、本発明者は、有限状態回路によって実施された回路を好むが、代替回路には、プログラムされたコンピュータが含まれている。データ・ダウンロード回路の好ましい実施形態は、試験中の集積回路のダイと同じダイ上の回路である。
【0015】
重み検索器および分配器回路128の一実施形態については、以下で図3を参照して詳細に教示する。重み検索器および分配器回路128は、本発明者が「重みつきランダム・パターン試験コントローラ」回路140と呼んでいる回路からの入力に従って、本発明者が「メモリ・マッピング・ユニット回路」132と呼んでいる制御回路を介してメモリ136から入力を受け取っている。したがってメモリ136、メモリ・マッピング・ユニット回路132および重みつきランダム・パターン試験コントローラ回路140の各々については、以下で図1および3を参照して重み検索器および分配器回路を説明する際に、それぞれ教示する。以下、この説明においては、「メモリ・マッピング・ユニット」および「重みつきランダム・パターン試験コントローラ」という用語を使用して、回路132および140の各々について説明する。
【0016】
次に図2を参照すると、重み発生器112iは、スキャン・チェーン104iに入力される重みつき入力信号の特定の重みを制御している。重み発生器112の一実施形態は、1つの重み発生器112iに対して、例示的に4本の平行ライン116ia〜116idで示す従来のランダム信号入力116を備えている。信号116ia〜116idは、それぞれ1および0の確率が等しい擬似ランダム2進信号を伝送している。信号116ia〜116idは、論理組合せ信号を生成する論理回路への入力を形成している。詳細には、4つの信号入力116ia〜116idの場合、例示的に1ビットの確率が1/16から15/16までの範囲の15の異なるランダム重み信号144が生成される。ランダム重み信号144aは、例示的に1/16の確率を表し、ランダム重み信号144bは、例示的に2/16の確率を表し、ランダム重み信号144cは、例示的に4/16の確率を表し、ランダム重み信号144dは、例示的に10/16の確率を表し、ランダム重み信号144eは、例示的に8/16の確率を表し、また、ランダム重み信号144fは、例示的に15/16の確率を表している。より一般的な、それぞれ1および0の確率が例示的に等しい“n”個の従来のランダム重み信号入力が存在するケースでは、確率の範囲が1/2nから(2n−1)/2nまでの2n−1個の異なるランダム重み信号が生成される。異なるランダム重み信号の各々は、ランダム重み決定信号124iによって制御されるスイッチ(マルチプレクサ)152の入力側に結合されている。スイッチ152は、重み決定信号124iの値に応じて、スイッチ152に結合されている異なるランダム重み信号の各々から選択している。好ましい実施形態では、ランダム重み決定信号入力124iは、2n−1個の個別のランダム重み信号144の中から所望の重みをスイッチするために、それぞれ1ビットを提供するn本の個別ラインで構成されていることが好ましいnビットのデータ・フィールドを用意している。ランダム重み決定信号124iは、ランダム重みビット信号148iの内容を、ビット・ベースで1ビット毎に制御している。ランダム重み決定信号は、重み検索器および分配器回路128を介してメモリ136から入力される。ランダム重みビット信号148iのランダム重みビットに対する各重み決定信号124iは、とりわけメモリ136に記憶されている値から決定される。
【0017】
次に図3を参照すると、重み検索器および分配器回路128は、ランダム重みビット信号148iの転送速度と同期して、各重み発生器回路(112i)スイッチ152に重み決定信号124iを提供している。重み検索器および分配器回路128は、メモリ136(図1に示す)から重み決定信号データを検索し、検索したデータを重みバッファ回路156にダウンロードしている。重みバッファ回路156は、スイッチされたランダム重みビット信号148iビットのマルチ・ビット・ベクトルの各々を各重み発生器112iに時間通りに確実に引き渡すように、ダウンロードされるメモリ・データに必要なあらゆる一時的な記憶域を用意している。バッファ回路156は、重み発生器112iのデータ要求とメモリ136から供給されるデータ量およびフォーマットを調停している。例えば、第1の範囲のビットが、重みバッファリング信号124iを構成しているデータ・フィールドのサイズが第1の範囲のビットのサイズと異なっているとき、第1の時間セットでメモリ136からバッファ回路156へダウンロードされ、かつ、重みビット信号148のビットの生成に対応する異なる時間セットで重み発生器にダウンロードされる。したがって、第1の範囲のビットは、対応する試験データ・ビットを試験データ・ビット・ストリーム148に提供している重み発生器112i回路と同期している。重みバッファ回路156、メモリ136、および重み検索器および分配器(WRD)制御回路164の設計が相互に関連していることについては、当分野の技術者には理解されよう。好ましい実施形態では、重み検索器および分配器回路128は、重みバッファ回路156、メモリ・マッピング・ユニット132および重み発生器回路112iの間に同期制御信号を提供するために、データ・ダウンロード回路168の残りの部分および重み発生器回路112にタイミング信号を提供している。他の実施形態では、データ・ダウンロード回路168は、重み発生器回路112iクロックなどの既存のクロックを読み出し、データ・ダウンロード回路168の残りの部分と重み発生器回路112iのインタフェースを制御している。
【0018】
本発明のこの実施形態は、オン・ダイ・メモリであるメモリ・ユニット136を備えている。このメモリは、組込み自己試験機能を除いて、試験中の集積回路の一部であることが好ましく、また、集積回路のキャッシュ・メモリであることが好ましい。他の実施形態では、メモリ136は、オン・ダイ専用組込み自己試験メモリであり、また、他の実施形態では、メモリ136は、オフ・ダイ・ユニットである。
【0019】
一実施形態のメモリ136は、重み決定信号入力124の少なくとも1つの個別セットの各々に対して、所与のスキャン・チェーン104iに対する各スキャン・チェーン104iに必要な各単一ビットに対する重みビット信号148iの単一ビットを決定するために必要なマルチ・ビット・ベクトルの各々を記憶している。重み決定信号入力124の個々のセットは、スキャン・チェーン104の試験データ・ビット・ストリーム148を決定するためのデータを含み、試験データ・ビット・ストリーム148は本明細書ではデータ・セットと呼ぶもので、各ビットに対してハイ値およびロー値の固有の値を有している。
【0020】
例えば一実施形態では、メモリ136は、個別の重み決定信号データ・フィールドの複数のセットを記憶しており、重み決定信号の1つのセットが、試験中の回路内の各スキャン・セルに対する重みつきスキャン入力ビットを決定するための重み決定信号データ・フィールドの集合になっている。試験中の回路が“m”個のスキャン・チェーンを備え、かつ、スキャン・チェーンの各々が“p”個のスキャン・セルを備えている場合(スキャン・チェーンの各々が同じ数のセルを備えなければならない、という要求事項はない)、m*p個の個別セルが存在し、かつ、重み決定信号の単一セットは、m*p個の重み決定ベクトルを備えることになる。このm*p個の重み決定ベクトルが、メモリ136から検索され(また、データ・ダウンロード回路168から逐次検索される)、スキャン・チェーン104iに印加する並列パターンが形成される。本発明による回路を適用する場合、場合によってはビットの値が異なり、かつ、同じ確率を有する個別の並列パターンを生成するように、同じm*p個の重み決定信号を検索する毎に、この手順が何度も繰り返される。重み決定信号の個別セットの各々が、個別の確率を有するランダム・ビット信号148を生成している。
【0021】
記憶されているマルチ・ビット・ベクトルは、試験中の回路を解析した後、入力信号の所望の重みに基づいて、試験中の回路の組合せ回路要素に決定論的重みを提供している。好ましい実施形態には、試験中の所与の回路に対して、スイッチ152の各々をドライブするための大量のデータが必要であるが、試験中の典型的なVLSI回路のメモリ容量は、極めて大きい試験データに見合う記憶容量を有している。
【0022】
メモリ・マッピング回路132は、メモリ136からの読出しおよびメモリ136への書込みを実行するために、従来のメモリ制御でメモリ136を制御している。従来のDRAMデバイスでは、メモリ・マッピング回路は、しばしばメモリ・コントローラと呼ばれており、また、従来のキャッシュ・デバイスでは、メモリ・マッピング回路は、しばしばバス・インタフェース・ユニットまたはメモリ・インタフェース・ユニットと呼ばれている。重み検索器および分配器制御回路164の制御下では、メモリ・マッピング・ユニット回路は、重みデータをメモリ136の重み検索器および分配器制御回路164によって提供されるアドレスから重みバッファ156へダウンロードしている。
【0023】
重み検索器および分配器制御回路164は、制御信号をメモリ・マッピング・ユニットに提供し、かつ、本発明者が重みつきランダム・パターン試験コントローラ140と呼んでいる回路からの重み検索要求および重みセット番号に応答して、データ・フィールドを重みバッファ156にダウンロードするため、メモリ136に記憶されているデータ・フィールドのアドレスを、キャッシュ・アドレス・バッファ160を介して提供している。重みつきランダム・パターン試験コントローラ140もオン・ダイ回路であることが好ましい。
【0024】
図4を参照すると、データ・セットの重みつきランダム試験ビット信号(148i)を生成する方法の一実施形態には、ブロック210の、試験中の集積回路のスキャン・チェーン(104i)に入力するビット・ストリーム(148i)のビットの重みを決定するために、制御信号124の各々を含んだデータ・セットをメモリ・ユニット(136)に記憶するステップが含まれている。制御信号124の個別セットの各々は、対応する個別データ・セットを有している。ブロック220で、制御信号を含んだデータ・フィールドが、ビット・ストリームの対応するビットを提供する重み発生ユニットと同期して、メモリから重み発生ユニット(112i)にダウンロードされる。一実施形態では、ダウンロードするステップには、第1の時間セットで第1のビット数の転送速度で、メモリからデータ・セットの一部を読み出すステップ、読み出した部分をバッファ回路に記憶するステップ、および第2の時間セットで、バッファ回路からデータ・フィールドをダウンロードするステップが含まれている。第2の時間セットは、ビット・ストリームのビットの重みが、対応するデータ・フィールドによって決まるように、データ・ビット・ストリームの転送速度と同期している。このプロセスの詳細については、既に図1〜3を参照して教示済みである。メモリは、集積回路上に配置されることが好ましく、また、集積回路のユニットなど、データ・セットのための記憶装置としての用途とは別に、集積回路上に既に存在していることが好ましい。
【0025】
ブロック230で、重み発生ユニットによって、集積回路ダイ(102)上に配置されたスキャン・チェーンに重みつきランダム試験ビット信号が提供される。ビット・ストリームのビットの重みは、データ・セットの一部であり、既に重み発生ユニットにダウンロードされている、対応するデータ・フィールドによって決まる。このプロセスの詳細については、既に図1〜3を参照して教示済みであるが、ここで、一実施形態では、重み発生ユニットが、重みが異なる複数の入力ビット・ストリームおよび実質的に対応するデータ・フィールドからなる制御信号を有するスイッチを備えていることに言及しておくことは有意義であろう。また、一実施形態では、重み発生ユニットが集積回路ダイ上に配置されていることに言及しておくことも有意義であろう。ブロック240で、ビット・ストリームの新しいビットに対して、そのビットのための特定の制御信号を使用して、ブロック220および230が繰り返される。
【0026】
以上、特定の例示的実施形態について説明し、かつ、添付の図面に示したが、これらの実施形態が単に本発明を説明するためのものに過ぎず、本発明の適用範囲を制限するものではないことを理解すべきである。本発明は、図に示し、かつ、説明した特定の構造および配列に限定されない。また、当分野の技術者には、本発明の範囲を逸脱することなく本発明に属する代替実施形態が明らかであろう。本発明の範囲は、以上の説明によってではなく、特許請求の範囲の各請求項によって定義されるものとする。
【図面の簡単な説明】
【図1】 本発明による集積回路の実施形態を示す図である。
【図2】 本発明による重み発生器の実施形態を示す図である。
【図3】 本発明による重み検索器および分配器の実施形態を示す図である。
【図4】 本発明による、制御信号の単一セットの重みつき試験データ・ビット・ストリームをスキャン・チェーンに提供するための方法の実施形態の流れ図である。説明の順序については、これらの動作が必ずこの順序でなければならないことを暗に示しているものと解釈してはならない。
Claims (4)
- 集積回路を有し、重みランダム・パターン発生器回路を備えるダイ102であって、
その重みランダム・パターン発生器回路は、
いくつかのランダム重み決定信号を記憶するメモリであって、その個々のランダム重み決定信号が試験データ・ビット・ストリームのビットの重みを決定する、メモリ136と、
第1のコントロール信号(START WRPT)に応答してコマンド及び重みセット・ナンバーを提供するコントローラ回路140であって、その第1のコントロール信号がその集積回路の重みランダム・パターン試験を開始する、コントローラ回路140と、
そのコマンド及び重みセット・ナンバーに応答して、メモリ136に記憶されているランダム重み決定信号のメモリ・アドレスをキャッシュ・アドレス・バッファ160と第2のコントロール信号とへ提供するための回路164と、
第2のコントロール信号に応答して、メモリ・アドレスに関連したランダム重み決定信号をメモリ136から読み出すためのメモリ・マッピング・ユニット132と、
そのランダム重み決定信号をダウンロードするための重みバッファ回路156と、
疑似ランダム信号を発生するための疑似ランダム・パターン発生器120と、
疑似ランダム信号及びランダム重み決定信号に応答して対応する試験データ・ビットを試験データ・ビット・ストリームへ提供する重み発生器112であって、重み発生器112が対応する試験データ・ビットを各試験データ・ビット・ストリームへ提供するのに同期してランダム重み決定信号124を重み発生器112へ重みバッファ回路156が出力する、重み発生器112と、
個々のスキャン・チェーンが個々の試験データ・ビット・ストリーム148に応答して出力ビットを出力する、いくつかのスキャン・チェーン104と、
その出力ビットを捕捉し、その捕捉した出力ビットを予測ビットと比較して集積回路の有効性を決定するマルチ入力シグネチャ・レジスタ(MISR)108と
を備える、
ことを特徴とするダイ。 - ランダム重み決定信号に応答して各重み付け試験データ・ビットを選択するためのマルチプレクサ152を重み発生器112が含む、ことを特徴とする請求項1に記載のダイ。
- 疑似ランダム信号がデジタル信号である、ことを特徴とする請求項1に記載のダイ。
- ダイ上の集積回路を試験する方法であって、
いくつかのランダム重み決定信号をダイ上のメモリ136に記憶するステップであって、個々のランダム重み決定信号が試験データ・ビット・ストリームのビットの重みを決定する、ステップと、
集積回路の重みランダム・パターン試験を開始する信号に応答してダイ上のメモリ136から重みを検索するようにダイ上の制御回路164に命令するコマンドを提供するためにダイ上のコントローラ140を使用するステップと、
そのコマンドと重みセット・ナンバーに応答して、メモリに記憶されたランダム重み決定信号124のメモリ・アドレスをダイ上のキャッシュ・アドレス・バッファ160へ提供するステップと、
そのメモリ・アドレスに関連したランダム重み決定信号124をメモリ136から読み出すステップと、
ランダム重み決定信号124をメモリ136からダイ上の重みバッファ回路156へダウンロードするステップと、
疑似ランダム信号を疑似ランダム・パターン発生器回路120を用いて発生するステップと、
ダイ上の重み発生器112が対応する試験データ・ビットを各試験データ・ビット・ストリームへ提供するのに同期してランダム重み決定信号124を重み発生器112へ出力するステップと、
個々の試験データ・ビット・ストリームに応答して、出力ビットをいくつかのスキャン・チェーン104から出力するステップと、
その出力ビットをそのスキャン・チェーン104から捕捉するステップと、
その捕捉した出力ビットと予測出力ビットとを比較するステップと、
スキャン・チェーン104からの捕捉した出力ビットと予測出力ビットの比較に基づいて集積回路の有効性を決定するステップと
を含む方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/750,200 US6795948B2 (en) | 2000-12-27 | 2000-12-27 | Weighted random pattern test using pre-stored weights |
PCT/US2001/050807 WO2002052288A2 (en) | 2000-12-27 | 2001-12-18 | Weighted random pattern test using pre-stored weights |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2004520579A JP2004520579A (ja) | 2004-07-08 |
JP2004520579A5 JP2004520579A5 (ja) | 2005-12-22 |
JP3950798B2 true JP3950798B2 (ja) | 2007-08-01 |
Family
ID=25016916
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002553135A Expired - Fee Related JP3950798B2 (ja) | 2000-12-27 | 2001-12-18 | 予め記憶されている重みを使用した重みつきランダム・パターン試験 |
Country Status (12)
Country | Link |
---|---|
US (1) | US6795948B2 (ja) |
EP (1) | EP1348134B1 (ja) |
JP (1) | JP3950798B2 (ja) |
KR (2) | KR100717207B1 (ja) |
CN (1) | CN1249445C (ja) |
AT (1) | ATE307343T1 (ja) |
AU (1) | AU2002231329A1 (ja) |
DE (1) | DE60114233T2 (ja) |
HK (1) | HK1058066A1 (ja) |
MY (1) | MY127367A (ja) |
TW (1) | TW561269B (ja) |
WO (1) | WO2002052288A2 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050240845A1 (en) * | 2004-04-23 | 2005-10-27 | Texas Instruments Incorporated | Reducing Number of Pins Required to Test Integrated Circuits |
KR100621207B1 (ko) * | 2004-11-04 | 2006-09-13 | 장종복 | 방화셔터 |
CN100395557C (zh) * | 2005-03-04 | 2008-06-18 | 清华大学 | 采用加权扫描选通信号的基于扫描的自测试结构的自测试方法 |
WO2006106626A1 (ja) * | 2005-03-30 | 2006-10-12 | Kyushu Institute Of Technology | 半導体論理回路装置のテスト方法及びテストプログラム |
US7743306B2 (en) * | 2005-07-26 | 2010-06-22 | Kyushu Institute Of Technology | Test vector generating method and test vector generating program of semiconductor logic circuit device |
US7840865B2 (en) * | 2007-03-23 | 2010-11-23 | Mentor Graphics Corporation | Built-in self-test of integrated circuits using selectable weighting of test patterns |
CN101666853B (zh) * | 2008-09-03 | 2011-08-17 | 京元电子股份有限公司 | 测试排程系统与方法 |
US8625339B2 (en) * | 2011-04-11 | 2014-01-07 | Grandis, Inc. | Multi-cell per memory-bit circuit and method |
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CN105279062A (zh) * | 2014-07-24 | 2016-01-27 | 上海华虹集成电路有限责任公司 | 调整随机权重的方法 |
CN104122497B (zh) * | 2014-08-11 | 2016-09-21 | 中国科学院自动化研究所 | 集成电路内建自测试所需测试向量的生成电路及方法 |
EP3153873A1 (en) * | 2015-10-07 | 2017-04-12 | Lantiq Beteiligungs-GmbH & Co. KG | On-chip test pattern generation |
US11156664B2 (en) * | 2018-10-31 | 2021-10-26 | SK Hynix Inc. | Scan chain techniques and method of using scan chain structure |
US11112457B2 (en) | 2019-11-25 | 2021-09-07 | International Business Machines Corporation | Dynamic weight selection process for logic built-in self test |
US11079433B2 (en) | 2019-11-25 | 2021-08-03 | International Business Machines Corporation | Logic built-in self test dynamic weight selection method |
KR102450484B1 (ko) * | 2020-12-18 | 2022-09-30 | 연세대학교 산학협력단 | 테스트 포인트 삽입을 통하여 향상된 검출율을 가지는 고장 검출 방법, 고장 검출 장치 및 가중치 인가 회로 |
US20230005562A1 (en) * | 2021-07-05 | 2023-01-05 | Synopsys, Inc. | Scan chain compression for testing memory of a system on a chip |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4687988A (en) | 1985-06-24 | 1987-08-18 | International Business Machines Corporation | Weighted random pattern testing apparatus and method |
JPH04278475A (ja) | 1990-12-26 | 1992-10-05 | Internatl Business Mach Corp <Ibm> | 先読みパターン発生及びシミュレーションの方法及びシステム |
JP2584172B2 (ja) | 1991-08-23 | 1997-02-19 | インターナショナル・ビジネス・マシーンズ・コーポレイション | デイジタル試験信号発生回路 |
US5323400A (en) | 1991-09-09 | 1994-06-21 | Northern Telecom Limited | Scan cell for weighted random pattern generation and method for its operation |
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US5983380A (en) | 1997-09-16 | 1999-11-09 | International Business Machines Corporation | Weighted random pattern built-in self-test |
US6134684A (en) * | 1998-02-25 | 2000-10-17 | International Business Machines Corporation | Method and system for error detection in test units utilizing pseudo-random data |
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US6067262A (en) * | 1998-12-11 | 2000-05-23 | Lsi Logic Corporation | Redundancy analysis for embedded memories with built-in self test and built-in self repair |
US6175160B1 (en) * | 1999-01-08 | 2001-01-16 | Intel Corporation | Flip-chip having an on-chip cache memory |
JP2000266815A (ja) * | 1999-03-16 | 2000-09-29 | Mitsubishi Electric Corp | 自己診断機能付き電子システム及び電子システムのシミュレーション装置 |
US6501288B1 (en) * | 2000-09-28 | 2002-12-31 | Schlumberger Technologies, Inc. | On-chip optically triggered latch for IC time measurements |
-
2000
- 2000-12-27 US US09/750,200 patent/US6795948B2/en not_active Expired - Lifetime
-
2001
- 2001-11-27 MY MYPI20015420A patent/MY127367A/en unknown
- 2001-12-18 JP JP2002553135A patent/JP3950798B2/ja not_active Expired - Fee Related
- 2001-12-18 AU AU2002231329A patent/AU2002231329A1/en not_active Abandoned
- 2001-12-18 AT AT01991603T patent/ATE307343T1/de not_active IP Right Cessation
- 2001-12-18 EP EP01991603A patent/EP1348134B1/en not_active Expired - Lifetime
- 2001-12-18 KR KR1020057015116A patent/KR100717207B1/ko not_active IP Right Cessation
- 2001-12-18 WO PCT/US2001/050807 patent/WO2002052288A2/en active IP Right Grant
- 2001-12-18 CN CNB018228895A patent/CN1249445C/zh not_active Expired - Fee Related
- 2001-12-18 DE DE60114233T patent/DE60114233T2/de not_active Expired - Lifetime
- 2001-12-18 KR KR1020037008634A patent/KR100690941B1/ko not_active IP Right Cessation
- 2001-12-20 TW TW090131660A patent/TW561269B/zh not_active IP Right Cessation
-
2004
- 2004-02-06 HK HK04100805A patent/HK1058066A1/xx not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
EP1348134B1 (en) | 2005-10-19 |
KR20050094900A (ko) | 2005-09-28 |
US20030074615A1 (en) | 2003-04-17 |
KR20030063470A (ko) | 2003-07-28 |
WO2002052288A3 (en) | 2003-05-01 |
MY127367A (en) | 2006-11-30 |
KR100690941B1 (ko) | 2007-03-09 |
JP2004520579A (ja) | 2004-07-08 |
CN1249445C (zh) | 2006-04-05 |
AU2002231329A1 (en) | 2002-07-08 |
CN1502045A (zh) | 2004-06-02 |
ATE307343T1 (de) | 2005-11-15 |
KR100717207B1 (ko) | 2007-05-11 |
TW561269B (en) | 2003-11-11 |
DE60114233D1 (de) | 2005-11-24 |
EP1348134A2 (en) | 2003-10-01 |
WO2002052288A2 (en) | 2002-07-04 |
US6795948B2 (en) | 2004-09-21 |
DE60114233T2 (de) | 2006-07-20 |
HK1058066A1 (en) | 2004-04-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041220 |
|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060803 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070327 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070423 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100427 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110427 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120427 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120427 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130427 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130427 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140427 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |