JPH04278475A - 先読みパターン発生及びシミュレーションの方法及びシステム - Google Patents

先読みパターン発生及びシミュレーションの方法及びシステム

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JPH04278475A
JPH04278475A JP3308351A JP30835191A JPH04278475A JP H04278475 A JPH04278475 A JP H04278475A JP 3308351 A JP3308351 A JP 3308351A JP 30835191 A JP30835191 A JP 30835191A JP H04278475 A JPH04278475 A JP H04278475A
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pattern
test
tester
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pattern generator
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JP3308351A
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Paul N Keller
ポール・ネービン・ケラー
Timothy J Koprowski
ティモシー・ジョン・コプロスキ
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Original Assignee
International Business Machines Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般的に、試験レベ
ルセンシティブスキャン設計（ＬＳＳＤ）超大規模集積
（ＶＬＳＩ）論理回路装置に関し、より詳細には、ＬＳ
ＳＤ論理装置に入力される試験パターンの効率を増大さ
せるための技術に関する。さらに、この発明は、並列故
障シミュレーションに対する支援を提供し、スキャンに
基づく設計の形態を用いる全ての論理装置に適用可能な
ものである。
【０００２】
【従来の技術】純粋な組合せ論理装置（メモリ素子、ラ
ッチ、またはアレーがない）を試験する時、試験パター
ンは、一般的には１または数テスタサイクルで入力可能
とされる。試験パターンは、被試験装置（ＤＵＴ）入力
（または一次入力（ＰＩｓ））に対するブール値の入力
及びＤＵＴ出力（または一次出力（ＰＯｓ））の予め計
算された値との比較と定義される。ラッチが組合せ論理
に付加されるので、複雑な帰還経路が導入され、これが
自動試験パターン発生アルゴリズムを大変複雑にし、潜
在的に試験の複雑さ、従って試験時間を増大させる。様
々な「スキャンパス」技術−レベルセンシティブスキャ
ン設計（ＬＳＳＤ）はその一つである−がこの問題に対
処するために開発されてきた。これらの技術は、全ての
帰還経路を削除し、試験のためにメモリ素子に対するア
クセスを容易にし、シフトレジスタを用いてアンロード
とすることが可能な内部観測点を付加する。
【０００３】一般的に、ＬＳＳＤ試験方法論は、ＤＵＴ
入力へのデータ入力及びＤＵＴ出力の測定だけでなく、
メモリ素子のローディング（スキャンイン）及び内部観
測点のアンローディング（スキャンアウト）も含むよう
に試験パターンを再び定義する。これらのスキャンまた
はシフトレジスタ（ＳＲｓ）は、高密度論理装置におい
ては、数百または数千ビットの長さの場合もある。これ
らのＬＳＳＤ試験パターンは、テスタループ（ＴＬｓ　
）としても知られている。
【０００４】規則的な構造（例えば、埋め込みアレー）
を試験する時、一次入力及び一次出力のほかに内部シフ
トレジスタラッチ（ＳＲＬｓ）にも入力される試験パタ
ーンをテスタ上で局部的に発生させるためにアルゴリズ
ミックパターン発生器（ＡＰＧ）が使用され、殆ど無視
できる試験時間インパクトで著しいデータ量圧縮を行う
。パターン入力時間はＤＵＴ（シフトレジスタラッチ）
に依存し、一方、パターン発生時間はテスタ（ＡＰＧア
ルゴリズム）に依存する。パターン発生時間がパターン
入力時間より十分短い限り、試験時間インパクトは小さ
い。ＡＰＧは試験パターンを発生するためにせいぜい数
テスタサイクルしか必要としないが、パターン入力は少
なくとも一番長いＤＵＴシフトレジスタ（数百位）と同
じ位多くのサイクルを必要とする。
【０００５】専用論理を試験する時には、様々なハード
ウェアパターン発生器が開発されており、これらは、ハ
ードウェアアルゴリズミックパターン発生器のように、
確定的縮退故障（ＤＳＦ）試験方法と比較すると試験パ
ターンのデータ量を著しく減少させる。現在のパターン
発生方式は、入力するパターンをシミュレートするため
にハードウェアパターン発生器及びＤＵＴの数学的モデ
ルを使用する。パターンは、所定の故障検出率が達成さ
れるまで線形（及び不変）シーケンスでシミュレートさ
れる。
【０００６】専用論理ハードウェアパターン発生器の多
くの設計では、ＤＵＴ入力毎に一つの発生器が設けられ
、一方、出力はシグネチャアナリシス技術を用いて圧縮
される。これは、一つの発生器が単一のシフトレジスタ
入力（ＳＲＩ）ピンにより保存される全てのシフトレジ
スタラッチにより共有されなければならないことを意味
する。ＤＵＴにデータをスキャンする時、この発生器は
シフトレジスタにおいて各ＳＲＬに対して一回進められ
る。テスタループ毎の発生器の状態の数は、シフトレジ
スタのＳＲＬｓの数と同じになる。
【０００７】不幸にも、これらのハードウェアパターン
発生器は、入力される各テスタループでモデル化される
少なくとも一つの新しい故障をカバーしない。従って、
必要とされる故障検出率を達成するためにアルゴリズム
的に発生される時には、ＤＳＦパターン発生と比較して
より多くのパターンが必要とされる。
【０００８】過去においては、論理チップ試験時間は、
主にテスタセットアップ時間及びパラメトリック試験時
間により占められていた。しかしながら、機能試験時間
は、システムの処理能力を試験するための最も大きな障
害になりつつある。機能試験時間は、二つの主要な成分
に分けることができる。第１の成分は、試験パターンを
入力するのにかかる実際の時間である。第２の成分は、
試験パターンを含んでいるデータを転送及び処理するた
めの時間である。
【０００９】機能試験時間を最小限にするために、ハー
ドウェア及びソフトウェアアーキテクチャが工夫され、
最適化されてきた。様々な局部（テスタ上での）試験パ
ターン発生方式が存在し、規則的な構造（埋め込みアレ
ー）及び専用論理の試験プログラムデータ量を著しく減
少させている。局部パターン発生方式は、試験システム
のコスト（データ量）の一面を改善するものであるが、
それらは、潜在的には他の「コスト」パラメータ、普通
は試験システムのコストまたは処理能力を犠牲にしてそ
のようにしているのである。試験方法を開発する場合、
以下のことを含む試験の全コストを考慮に入れなければ
ならない。 １．試験発生 ２．試験データ処理及び記憶 ３．試験システム開発 ４．試験システムコスト ５．試験システムメインテナンス ６．床面積 試験すべき特定の製品量が与えられると、与えられたテ
スタの処理能力が必要とされるテスタの数を決定する。 しかし、処理能力は論理チップ試験時間と反比例し、論
理チップ試験時間は入力されるパターンの数に比例する
ので、試験パターン数の減少により、必要とされるテス
タの数が減少する。従って、数百万ドルもする全機能論
理テスタでは、入力される試験パターンの数を最小限に
することが重要である。
【００１０】入力される試験パターンの数を減少させる
一つの方法は、どのような新しいモデルの故障もカバー
しない試験パターンをスキップし、これによって試験時
間を減少させるものである。前述の提案は、既存のパタ
ーン発生器シーケンスを使用し、次のテスタループの始
まりと定義された状態にパターン発生器を進めることに
より、各非有効パターンをスキップしようとしたもので
ある。以下のものを含む幾つかの技術が提案されている
。 １．次の状態を達成するために適当な回数パターン発生
器を進めるが、パターン入力より速いレートで進める。 不幸にも、従来の論理テスタの状態は、既に、パターン
入力中にそれらの最大レートで作動するため、レートを
増大させることは難しく、コストがかかる。また、この
レートがパターン入力レートよりもずっと速くないなら
ば、パターンをスキップすることにより節約される試験
時間は少ない。 ２．局部的に予め記憶された次のテスタループ状態をパ
ターン発生器にロードする。この解決法は、かなりのメ
モリ量を必要とし、そのためテスタのコスト及び複雑さ
を増大させる。 ３．ハードウェアによりアルゴリズム的に発生された次
のテスタループ状態をパターン発生器にロードする。こ
の解決法を実施するためのハードウェアもまた、複雑及
び高価である。
【００１１】上述のどの提案も、現在可能な技術を用い
る試験機関により、実用的であるとは判断されていない
。
【００１２】
【発明が解決しようとする課題】従って、この発明の目
的は、最小限のハードウェアインパクト及び最小限のス
キッピングオーバーヘッド時間で非有効試験パターンの
スキッピングを可能にするように「スキャンパス」論理
装置を試験するために、アルゴリズム的に発生される試
験パターンが構成及び入力される技術を提供することに
ある。
【００１３】この発明の他の目的は、この技術により並
列故障シミュレーションを支援することにある。
【００１４】
【課題を解決するための手段】この発明によれば、先読
みパターン発生及びシミュレーション（ＬＡＰＧＳ）技
術は、次のテスタループ（ＴＬｎ＋１　）の始まりにお
けるパターン発生器の状態を、ＴＬｎ　の始まりにおけ
るパターン発生器の状態から一つ進んだ状態と定義する
。全てのテスタループの始まりにおけるパターン発生器
の状態は予め決められており、並列故障シミュレーショ
ンが支援される。
【００１５】ＬＡＰＧＳをそのようにハードウェア的に
効率良くさせるものは、既存のパターン発生及びシミュ
レーション方式により規定されるテスタループ（ＴＬ）
状態シーケンスを発生するために、もはやパターン発生
器が必要とされないということである。新しいアルゴリ
ズムにより、ハードウェアパターン発生器を効率的に設
計することが可能となり、一方、オフラインパターン発
生及びシミュレーションエンジンのパターン発生アルゴ
リズムが変更される。
【００１６】これらのテスタループは、試験される装置
のソフトウェアモデル及びテスタ自体を使用して、所定
の故障検出率が達成されるまでシミュレートされる。各
テスタループは、所定の基準に基づいて、有効または非
有効の標識が付けられる。この発明は、スキップ基準の
開発を目的とするものではないが、一つの基準の例は、
新しいモデル化された故障が検出されたか否かというも
のである。
【００１７】テスタへのパターン入力中には、各テスタ
ループ内で以下の手続きが行われる。パターン発生器の
状態を保存する。 テスタループが有効である場合、 テスタループを入力する パターン発生器の状態を復元する パターン発生器を一つの状態進める テスタループが非有効である場合、 パターン発生器を一つの状態進める この「スキッピング」技術を実施するためのオーバーヘ
ッドは、保存、復元及び前進のパターン発生器状態操作
であり、これらは、スキャンチェイン（数百または数千
サイクルの場合がある）のデプスに基づく非有効パター
ンを入力するのとは逆に少数のテスタサイクルのみを必
要とする。
【００１８】パターン発生器のデータは、データ修正論
理を通して始めに処理されなければならず、このデータ
修正論理は、被試験装置（ＤＵＴ）に入力される前に、
スキャンチェイン内に各ラッチに対して特別に構成され
る。バッファは、スキャンチェインの各ラッチの構成デ
ータの、この「テンプレート」を記憶するために使用さ
れる。この「テンプレート」は、テスタループの多くの
入力に対して同一である。
【００１９】この発明により実施される技術は、レジス
タ（または他の記憶装置）が各パターン発生器に付加さ
れ、各ＴＬの始めにおけるパターン発生器の状態を保存
するために使用される既存の論理試験システムアーキテ
クチャに小さなハードウェアの修正を必要とする。この
状態は、現在のＴＬの終わりに復元され、次のＴＬを実
行する前に一回進められる。ＴＬｓ　間の復元／前進シ
ーケンスは、前または後のＴＬｓ　がスキップされたか
否かには依存しない。パターン発生器は既に進められ、
次のＴＬのために適当な状態にある。
【００２０】新しいパターン発生器の状態及びデータ修
正論理の組合せ−ラッチ毎に構成は一定のままである−
は、単に一つシフトされた前のパターン発生器の状態で
はなく、ＤＵＴに入力するための新しいパターンを効果
的に発生する。
【００２１】
【実施例】図面を参照すると、特に、図１には、一般的
なＬＳＳＤの構成１０が示されている。この構成は、被
試験装置（ＤＵＴ）の典型的なものである。この明細書
では、このＤＵＴという用語が使用され、これは複数の
一次入力（ＰＩｓ　）及び複数の一次出力（ＰＯｓ　）
を含む。ＰＩｓ　は組合せ論理部１１に接続され、一方
、ＰＯｓ　は組合せ論理部１２に接続される。組合せ論
理部１１は、スキャン部シフトレジスタの一段を構成す
る一対のラッチＬ１及びＬ２を介して組合せ論理部１２
に接続されている。すなわち、一対のラッチＬ１、Ｌ２
は、シフトレジスタラッチ（ＳＲＬ）またはシフトレジ
スタの一段を構成する。Ａ及びＢは、スキャニングを制
御するために使用される試験モードクロックであり、一
方、Ｃ１　〜Ｃｎ　は、ノーマルデータ部でのラッチを
制御するために使用されるシステムクロックである。Ｓ
Ｉ及びＳＯは、それぞれスキャンイン部及びスキャンア
ウト部である。
【００２２】図２は、この発明による先読みパターン発
生及びシミュレーションを支援するハードウェアをブロ
ック図で示したものである。このハードウェアは、四つ
の主要部分、すなわちテスタ制御部２１、パターン発生
器２２、修正データテンプレート２３及びデータ修正論
理部２４から成る。データ修正論理部２４の出力は、こ
こでは一つのアナログドライバ２５により示されている
複数のアナログドライバに供給される。これらのアナロ
グドライバは、ＤＵＴに試験パターンを入力する。テス
タ制御部２１には、パターン発生器２２の発生器論理部
２７を初期化すると共に、修正データテンプレート２３
の修正データバッファ２８にロードするために供給され
る試験データを有するメモリ２６が含まれる。発生器論
理部２７により発生される試験パターンは、データ修正
論理部２４に供給され、修正データテンプレート２３の
ポインタバッファ２９内のポインタ（またはアドレス）
の制御の下で修正データバッファ２８から読み出される
データにより修正される。パターン発生器２２にはまた
、パターン発生器の状態を保存及び復元するために使用
される保存レジスタ３１が含まれる。
【００２３】テスタ制御部２１は、図２に示す制御経路
を介してパターン発生器２２及び修正データテンプレー
ト２３の両方を制御する。テスタ制御部２１はまた、ア
ナログドライバ２５の状態を制御する。制御コマンドは
、以下のようである。 １．保存レジスタにパターン発生器の状態を保存する２
．保存レジスタからパターン発生器の状態を復元する３
．パターン発生器を循環させ、修正データポインタを循
環させ、ドライバをイネーブルにする４．パターン発生
器を循環させ、修正データポインタを保持し、ドライバ
の状態を保持する ５．テスタメモリからパターン発生器を初期化する６．
テスタメモリから修正データを初期化する７．修正デー
タポインタをリセットする
【００２４】図２に示される
ハードウェアの動作は、図３のフローチャートにより示
されている。プロセスは、テスタ制御部２１がパターン
発生器２２を初期化する機能ブロック３２から始まる。 パターン発生器２２の状態は、機能ブロック３３により
示されるように、パターン発生器２２の保存レジスタ３
１に保存され、その後、次のテスタループが有効である
か否かを決定するための決定ブロック３４で試験が行わ
れる。次のテスタループが有効でない場合、パターン発
生器２２は、機能ブロック３５で一回循環される。パタ
ーン発生器２２の循環は、既存のドライバ出力及び修正
データポインタの状態を維持しつつ行われる。次に、プ
ロセスのループは、パターン発生器２２の状態が保存さ
れる機能ブロック３３に戻る。非有効のテスタループの
「スキッピング」を可能にするのは、決定ブロック３４
での試験であるということに注意すべきである。
【００２５】次のテスタループが有効であると決定ブロ
ック３４で決定されると、テスタループを入力するため
に機能ブロック３６で呼び出しが行われる。入力テスタ
ループのフローチャートは図４に示されており、次にこ
の図を参照する。プロセスは、修正データポインタバッ
ファ２９がリセットされる機能ブロック４１から始まる
。次に、機能ブロック４２では、シフトレジスタ入力（
ＳＲＩ）パターン発生器の状態が修正論理部２４を介し
てＤＵＴに入力される。次に、機能ブロック４３では、
シフトレジスタ直列スキャンクロックがＤＵＴに入力さ
れる。シフトレジスタ入力パターン発生器は一回循環さ
れ、シフトレジスタ入力修正データポインタはインクリ
メントされる。シフトレジスタがロードされているか否
かを決定するために決定ブロック４４で試験が行われる
。ロードされていない場合、プロセスループは、機能ブ
ロック４２に戻る。その逆の場合には、一次入力（ＰＩ
）パターン発生器の状態は、機能ブロック４５でデータ
修正論理部２４を介してＤＵＴに入力される。次に、機
能ブロック４６で、シフトレジスタ並列クロックがＤＵ
Ｔに入力される。一次入力パターン発生器は一回循環さ
れ、一次入力修正データポインタはインクリメントされ
る。
【００２６】この時点で、一次出力（ＰＯ）の状態は、
機能ブロック４７により示されるように、テスタシグネ
チャレジスタにクロックされる。次に、機能ブロック４
８で、シフトレジスタ出力（ＳＲＯ）の状態は、テスタ
シグネチャレジスタにクロックされる。シフトレジスタ
直列スキャンクロックは、機能ブロック４９でＤＵＴに
入力され、各クロックの後に、シフトレジスタがロード
されていないか否かを決定するために決定ブロック５１
で試験が行われる。ロードされている場合、プロセスル
ープは機能ブロック４８に戻り、シフトレジスタがアン
ロードとなるまで繰り返される。シフトレジスタがアン
ロードとなると、図３の機能ブロック３６に戻る。
【００２７】再び図３に戻って、入力テスタループプロ
セスから戻ると、パターン発生器の状態は、機能ブロッ
ク３７で復元される。パターン発生器は、現存するドラ
イバ出力の状態を維持しつつ一回循環される。その後、
決定ブロック３８において、入力すべきテスタループが
もっとあるか否かを決定するために試験が行われる。入
力すべきテスタループがもっとある場合、プロセスルー
プは機能ブロック３３に戻り、再び、プロセスが進む前
にパターン発生器２２の状態が保存される。入力すべき
テスタループがそれ以上ない場合、プロセスは終了する
。
【００２８】図５は、既存の及びＬＡＰＧＳのシミュレ
ーション及びパターン入力方式を示す図である。既存の
方式は、シーケンシャルモードで進むパターン発生器を
示す。スキッピングを必要とするテスタループに出会う
と、パターン発生器は、並列故障シミュレーションを支
援するために次のテスタループの所定の始めの状態に進
められる。前述のように、ｎ個のパターン発生器の状態
のスキッピングは、膨大な試験時間、または複雑なハー
ドウェアを必要とする。
【００２９】ＬＡＰＧＳ方式は、次のテスタループの始
めのパターン発生器の状態を、前のテスタループの始め
の状態から一つの状態進んだものとして示す。どのよう
なテスタループも、他のどのテスタループに対してもパ
ターン発生器の開始に影響を及ぼすことなくスキップす
ることが可能であり、これによって並列シミュレーショ
ンを支援する。
【００３０】図６〜図８は、重み付きランダムパターン
試験発生を使用するＬＡＰＧＳの特定の実施例を示す。 ＬＡＰＧＳのこの応用を以下に説明する。
【００３１】図６は、発生器論理部２７に使用可能な型
式のパターン発生器２２のブロック図を示す。Ｋピン（
Ｋは正の整数）テスタの場合、発生器論理部２７には、
Ｋ個のそのようなパターン発生器が存在する。パターン
発生器２２は、メモリ２６からロードされる３２ビット
の構成レジスタ５３から成る線形フィードバックシフト
レジスタ（ＬＦＳＲ）の形態をとる。構成レジスタ５３
の３２ビットは、ＡＮＤゲート５４０　〜５４３１に並
列に供給される。ＡＮＤゲート５４１　〜５４３１の出
力は、それぞれイクスクルーシブＯＲゲート５５１　〜
５５３１に一つの入力として供給され、一方、ＡＮＤゲ
ート５４０　の出力は、シフトレジスタ段５６０　のデ
ータ入力に供給される。イクスクルーシブＯＲゲート５
５１　〜５５３１の出力は、それぞれシフトレジスタ段
５６１　〜５６３１のデータ入力に供給される。イクス
クルーシブＯＲゲート５５１　〜５５３１の第２の入力
には、それぞれシフトレジスタ段５６０　〜５６３０の
出力が供給され、一方、シフトレジスタ段５６３１の出
力は、各ＡＮＤゲート５４０　〜５４３１に第２の入力
として供給される。線形フィードバックシフトレジスタ
の出力は、シフトレジスタ段５６０　〜５６３１から取
り出される。これらの段のそれぞれは、クロックの制御
の下でシフトする。
【００３２】データ修正論理部２４の一例を図７のブロ
ック図により詳細に示す。この例では、発生器論理部２
７の実施例によるパターン発生器２２からの線形フィー
ドバックシフトレジスタ（ＬＦＳＲ）ビット７、１５、
２３及び３１は、修正データバッファ２８によって修正
される。この特定の例は、普通、「重み論理」と呼ばれ
る。すなわち、ＬＦＳＲビット３１は、マルチプレクサ
５８のＤ０　入力及びＡＮＤゲート５９の一方の入力に
供給される。ＬＦＳＲビット２３は、ＡＮＤゲート５９
の他の入力に供給される。次に、ＡＮＤゲート５９の出
力は、マルチプレクサ５８のＤ１　入力及びＡＮＤゲー
ト６１の一方の入力に供給される。ＬＦＳＲビット１５
は、ＡＮＤゲート６１の他方の入力に供給される。次に
、ＡＮＤゲート６１の出力は、マルチプレクサ５８のＤ
２　入力及びＡＮＤゲート６２の一方の入力に供給され
る。ＬＦＳＲビット７は、ＡＮＤゲート６２の他方の入
力に供給され、その出力は、マルチプレクサ５８のＤ３
　入力に供給される。２進数の「０」がマルチプレクサ
５８のＤ４　入力に供給される。
【００３３】入力Ｄ０　〜Ｄ４　のうちの一つが、マル
チプレクサ５８のセレクタ入力Ａ、Ｂ及びＣにそれぞれ
入力される重みビット０〜２により選択される。マルチ
プレクサ５８からの選択された出力は、イクスクルーシ
ブＯＲゲート６３の一方の入力として供給される。この
イクスクルーシブＯＲゲート６３の他方の入力には、修
正データバッファ２８からの重みビット３が供給される
。イクスクルーシブＯＲゲート６３からの重み付きビッ
ト出力は、対応するアナログドライバ２５に供給される
。このドライバ２５は、テスタ制御部２１によりイネー
ブルとされた時にＤＵＴに出力を供給する。その他の場
合、ＤＵＴに対する出力は、その前の状態に保存される
。
【００３４】以上説明した被試験装置に接続されたテス
タの一実施例を図８に示す。この例は、非常に簡略化さ
れており、当業者ならば、実際の被試験装置は、ずっと
複雑なものであることを認識するであろう。テスタ７１
は、本質的には図２に示すテスタであるが、図８では、
複数の線形フィードバックシフトレジスタ７２１　〜７
２４　から成るものとして示されている。前述のように
、これらの線形フィードバックシフトレジスタ７２１　
〜７２４　は、パターン発生器２２、修正データテンプ
レート２３から成る複数の重みバッファ７３１　〜７３
４　及びデータ修正論理部２４から成る複数の重み論理
回路７４１　〜７４４　により構成されている。各論理
回路７４１　〜７４４　の出力は、各ドライバ７５１　
〜７５４　により被試験装置（ＤＵＴ）７６に供給され
る。
【００３５】図示した例では、ドライバ７５１　の出力
は、シフトレジスタ７７に供給される第１のシフトレジ
スタ入力（ＳＲＩ１）である。第２のシフトレジスタ入
力（ＳＲＩ２）は、シフトレジスタ７８に供給されるが
、テスタ７１によるこの入力の発生は図示されていない
。図１に関連して説明したように、シフトレジスタ７７
及び７８の各段は、Ｌ１　−Ｌ２　シフトレジスタラッ
チ対から成る。試験モードクロックまたはシステムクロ
ックは図８には示されていない。
【００３６】ドライバ７５２　〜７５４　の出力は、そ
れぞれ第１、第２及び第３の一次入力を構成する。これ
らのうちの第１のもの（ＰＩ１）は、ＯＲゲート７９に
供給され、一方、これらのうちの第２及び第３のもの（
ＰＩ２及びＰＩ３）は、ＡＮＤゲート８１に供給される
。ＤＵＴ７６において、シフトレジスタ７７の始めの３
段は、ＡＮＤゲート８２に供給され、このＡＮＤゲート
８２の出力は、ＯＲゲート７９、ＯＲゲート８３及びシ
フトレジスタ７８の第３段に供給される。ＯＲゲート８
３はまた、シフトレジスタ７７の第４及び第５段の出力
及びＡＮＤゲート８１の出力を入力として受ける。ＯＲ
ゲート８３の出力は、シフトレジスタ７８の第４段に供
給される。シフトレジスタ７７及び７８の出力は、それ
ぞれ第１及び第２のシフトレジスタ出力（ＳＲＯ１及び
ＳＲＯ２）をＤＵＴ７６から構成する。一方、ＯＲゲー
ト７９の出力は、第２の一次出力（ＰＯ２）を構成する
。 この第２の一次出力は、この例には示されていない少な
くとも第１の一次出力（ＰＯ１）を含む。
【００３７】スキャンチェイン内の各ＰＩ及びラッチは
、割り当てられた重み値を有することに注意すべきであ
る。この重みは、データ修正「テンプレート」の基礎を
形成し、図７に示されるように、データ修正論理部に対
する入力（重みビット）として使用される。重み値及び
対応する重みビットの相互の関係を以下の重み表に示す
。 この重みデータは、テスタループの多くの入力に対して
同一である。
【００３８】以下は、既存のデータ入力方式並びに図６
、図７及び図８に示す回路例を用いるＬＡＰＧＳデータ
入力技術で入力されるデータの例である。 例−既存のデータ入力対ＬＡＰＧＳ パターン発生器−３２ビットＬＦＳＲ（図６及び図８）
データ修正論理−重み論理（図７及び図８）修正データ
バッファ−重みバッファ（図８）
【００３９】
【００４０】
【００４１】各ＬＦＳＲ（図８の７２１　、７２２　、
７２３　及び７２４　）の構成レジスタ（図６の５３）
に構成データがロードされ、一方、各ＬＦＳＲのシフト
レジスタ（図６の５６０　〜５６３１）にシードデータ
がロードされる。各テスタループに対し、ＬＦＳＲ１（
図８の７２１　）は５回循環される。一方、ＬＦＳＲ２
（図８の７２２　）、ＬＦＳＲ３（図８の７２３　）及
びＬＦＳＲ４（図８の７２４　）は、１　回循環される
。ＤＵＴシフトレジスタ（図８の７７）の内容及び一次
入力ＰＩは、既存の及びＬＡＰＧＳ方式の両方に対する
５回のテスタループ入力の後に示される。入力されるシ
フトレジスタデータは、これらの二つの方式で異なり、
ＬＡＰＧＳで発生されたデータは、単に時間的にシフト
した既存のパターンデータではないことに注意すべきで
ある。新しいパターンは、ＬＡＰＧＳ技術で発生及び入
力される。
【００４２】
【発明の効果】この発明によれば、最小のハードウェア
インパクト及び最小のスキッピングオーバーヘッド時間
で非有効な試験パターンのスキッピングが可能となる。
【図面の簡単な説明】
【図１】一般的なＬＳＳＤの構成のブロック図である。
【図２】この発明による先読み発生及びシミュレーショ
ン技術を支援するハードウェアのブロック図である。
【図３】図２に示すハードウェアの動作を示すフローチ
ャートである。
【図４】図３のフローチャートに示されたプロセスによ
り呼び出されるテスタループ論理のフローチャートであ
る。
【図５】既存の及びＬＡＰＧＳのシミュレーション及び
パターン入力方式のパターン発生器の状態を示す図であ
る。
【図６】線形フィードバックシフトレジスタとして実現
されたパターン発生器の例を示すブロック図である。
【図７】データ修正論理の例を示すブロック図である。
【図８】被試験装置に接続された試験回路の実例を示す
ブロック図である。
【符号の説明】
１１、１２　　組合せ論理 ２１　　テスタ制御部 ２２　　パターン発生器 ２３　　修正データテンプレート ２４　　データ修正論理部 ２６　　メモリ ２８　　修正データバッファ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】　　テスタループとして知られるＶＬＳＩ
    スキャンパス試験パターンを発生するパターン発生器を
    含むテスタ装置により実行され、上記テスタループのそ
    れぞれは被試験装置に対して所定の故障検出率を得るた
    めに有効であるか非有効であるかの標識が付けられ、上
    記テスタ装置へのパターン入力時に各テスタループ内で
    実行される先読みパターン発生及びシミュレーション方
    法であって、上記パターン発生器の現在の状態を保存す
    るステップと、上記テスタループが有効である場合には
    、上記テスタループを入力し、上記パターン発生器の上
    記現在の状態を復元し及び上記パターン発生器を一つの
    状態進め、上記テスタループが非有効である場合には、
    上記テスタループをスキップするために上記パターン発
    生器を一つの状態進めることにより上記テスタ装置の処
    理能力を増加させるステップとを有する先読みパターン
    発生及びシミュレーション方法。
  2. 【請求項２】　　被試験装置のソフトウェアモデルを使
    用して上記テスタループをシミュレートするステップと
    、被測定装置への試験パターン入力のために上記テスタ
    装置においてテスタループのスキャンチェインをロード
    する前に上記テスタループを有効または非有効とするス
    テップとをさらに有する請求項１記載の先読みパターン
    発生及びシミュレーション方法。
  3. 【請求項３】　　上記パターン発生器を１ステップ進ま
    せて上記テスタループをスキップする上記ステップは、
    並列故障シミュレーション技術を支援し、与えられた試
    験パターンの入力の前のパターン発生器の始まりの状態
    を、入力またはスキップされた前の試験パターンと独立
    にするステップにより実行される請求項１記載の先読み
    パターン発生及びシミュレーション方法。
  4. 【請求項４】　　上記パターン発生器を１ステップ進ま
    せて上記テスタループをスキップする上記ステップは、
    スキップ動作を実現するために上記パターン発生器の状
    態を保存及び復元する時にレジスタを使用することによ
    り実行される請求項１記載の先読みパターン発生及びシ
    ミュレーション方法。
  5. 【請求項５】　　バッファから修正データを読み出すス
    テップと、被試験装置に試験パターンを入力する前に上
    記修正データを用いて上記試験パターンを修正するステ
    ップとをさらに有する請求項４記載の先読みパターン発
    生及びシミュレーション方法。
  6. 【請求項６】　　ＶＬＳＩスキャンパス論理装置を試験
    し、アルゴリズム的にテストパターンを発生するための
    発生器論理を含むパターン発生器から成る型式を有し、
    上記発生器論理は被試験装置に試験パターンを入力する
    ためのドライバ手段及び上記パターン発生器を制御する
    ための制御手段に出力を供給する試験パターン発生及び
    シミュレーションシステムにおいて、被試験装置に対し
    て所定の故障検出率を得るために上記試験パターンが有
    効であるか非有効であるかに関する標識を記憶する手段
    と、パターン発生器の状態を保存及び復元するための上
    記発生器論理に接続された保存レジスタ手段とを有し、
    上記制御手段はさらに上記レジスタの上記発生器論理の
    状態を保存するために上記パターン発生器を制御し、次
    の試験パターンが有効であるか否かを決定するために標
    識を記憶するための上記手段にアクセスし、次の試験パ
    ターンが有効であれば、上記次の試験パターンを入力し
    、上記パターン発生器の状態を復元し及び上記パターン
    発生器を一つの状態進ませ、上記試験パターンが非有効
    であれば、上記パターン発生器を一つの状態進ませるこ
    とにより上記非有効な試験パターンをスキップし、処理
    能力を向上させる試験パターン発生及びシミュレーショ
    ンシステム。
  7. 【請求項７】　　被試験装置のソフトウェアモデルを使
    用して上記試験パターンをシミュレートすることにより
    上記標識が発生され、被試験装置への試験パターン入力
    のために上記試験パターン発生及びシミュレーションシ
    ステムにおいて試験パターンのスキャンチェインをロー
    ドする前に上記試験パターンのそれぞれが有効であるか
    非有効であるかの標識が付けられる請求項６記載の試験
    パターン発生及びシミュレーションシステム。
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