KR100402433B1 - 부분 스캔 디자인에 가중 랜덤 패턴을 적용하는 방법 - Google Patents

부분 스캔 디자인에 가중 랜덤 패턴을 적용하는 방법 Download PDF

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Abstract

부분 스캔 테스트에서 가중 랜덤 패턴을 사용하는 방법 및 장치. 컴퓨터는 부분 스캔 디자인상에 결정적 패턴(304)을 발생시킨다. 인접한 스캔 부하들사이에 동일한 수의 캡쳐 클록을 갖는 결정적 패턴은 패턴 그룹(308)으로 함께 그룹화된다. 다음에 컴퓨터는 각각의 패턴 그룹(312)에 대응하는 가중치의 세트를 결정한다. 다음에 테스터는 가중 랜덤 테스트 패턴에 필터로써 이 가중치를 사용하고 적당한 수의 캡쳐 클록 펄스에 따라 이 필터링된 가중 랜덤 테스트 패턴을 테스트중인 디바이스에 적용한다.

Description

부분 스캔 디자인에 가중 랜덤 패턴을 적용하는 방법{A METHOD FOR APPLICATION OF WEIGHTED RANDOM PATTERNS TO PARTIAL SCAN DESIGNS}
단일 반도체 칩상에 제조된 복잡한 초대규모 집적회로(VLSI)는 개별 테스팅으로 액세스할 수 없는 수천개의 기능 회로소자를 포함한다. 회로 소자들 사이의 내부 상호접속의 복잡성과 조합적인 상호의존성 때문에, 디바이스 집적에 대한 테스팅은 회로 소자의 수가 증가함에 따라 소모되는 시간이 증가하게 된다.
예로써, 반도체 칩이 50개의 입력 연결을 갖고 있다면, 입력 조합의 수는 250이 된다. 상이한 입력 패턴의 수를 적용하고, 출력 응답을 기록하고, 그 응답을 결과적으로 나와야하는 응답과 비교할 수 있지만, 이것은 상당한 일이고 "실질적으로" 현대 생산품 테스팅에 대해서는 불가능하다.
대안적인 테스팅 프로토콜이 미국 특허 번호 제 3,614,608 호에 설명된다(다음부터는 "Giedd"로 언급됨).Giedd는 테스트 패턴을 발생하기 위해 난수 발생기를 사용한다. 이 기술은 디바이스를 테스트하기에 필요한 패턴 발생의 노력을 상당히감소시킨다. 2진 카운터와 같지 않게, 랜덤 패턴 발생기가 2진 제로와 일사이의 분할이 실질적인 연속 워드의 수에 대한 50% 분할에 접근하는 연속적인 2진 워드를 발생시키기 때문에 이것은 참이다. 테스팅에 사용되는 워드수는 상이한 2진 카운터 조합의 총 가능수보다 상당히 더 적다. 랜덤 패턴 테스트동안, 테스트중인 디바이스(DUT)에 대한 각 입력은 2진 제로 또는 일 입력을 수신할수 있는 50% 기회를 갖는다.
제 2 테스팅 프로토콜은 DUT에 대한 입력으로써 가중 랜덤 패턴을 사용하는 것이다. 이 기술은 통계적으로 2진 일 또는 2진 제로의 소정의 많은 수를 DUT의 입력핀에 적용하는 것을 포함한다. 목적은 액세스할 수 없는 내부 회로 소자에 최대 효과를 미칠수 있는 가중 테스트 패턴을 적용하는 것이다.
가중 랜덤 패턴 테스팅에 대해 더 논의된 것은 컴퓨터에 대한 IEEE 트랜잭션, 1975년 7월, Vol.C-24, No.7의 페이지 695이하에 "The Weighted Random Test-Pattern Generator"라고 표제가 붙은 H.D. Schnurmann등의 논문과 미국 특허 번호 제 3,719,885호(다음부터는 "Carpenter"라고 언급됨)에서 발견할 수 있다.
테스팅 능력을 향상시키기 위해 사용되는 또 다른 기술은 테스팅의 유일한 목적으로 DUT에 부가적인 회로 연결을 구축하는 것이다. 이 회로들은 디바이스의 루틴 기능에 대한 회로의 이용가능성을 감소시키기 때문에 테스팅 필수품과 일치하게 최소로 유지되어야 한다. 이 내장된 테스트가능성을 예시하는 디바이스는 미국 특허 번호 제 3,783,254호에 설명되어 있다.
모든 출력 비트와 기대 출력 비트와의 비교를 피하기 위해,"기호(signature)"가 사용될 수 있다. "기호"는 특별한 DUT 출력에 대응하는 유일한 표현이다. DUT로부터의 각 기호는 "적합한 기호"와 비교된다. "적합한 기호"는 적당한 기능성 DUT의 결과로 기대되는 기호이다. 모든 개개의 테스트 응답과 공지된 적합한 출력 응답과의 비교 대신에 "기호"의 사용은 미국 특허 번호 제 3,976,864 호에 교시된다.
도 1은 DUT(100)의 개략도를 도시한다. DUT(100)는 많은 입력(104)과 출력(108)을 포함한다. 플립플롭 및 배치와 같은 연속적인 회로 소자(예를 들면 112,116)는 입력(104)과 출력(108)사이에 있다. 이 소자들은 체인(120)에 함께 연결되어 있다. 소자들의 다른 체인(124,128)은 DUT(100)의 도처에 존재할 수 있다. 완전한 스캔 디바이스에서, 소자들의 각 체인(120,124,128)은 각 소자(112,116)의 판독을 가능하게 하는 클록 라인(130)에 의해 클록킹될 수 있는 입력에 연결되어 있다.
조합 논리 회로(예를 들면, 140,144)는 소자(112,116)의 체인(120,124,128)사이에 있다. 논리 회로(140,144)는 AND게이트, OR게이트, NOR게이트등을 포함할 수 있다. DUT(100)의 완전한 스캔 테스트에서, 각 소자(112,116)는 개별적으로 액세스되고 판독된다. DUT(100)의 부분 스캔 테스트에서는 모든 소자가 스캔되지 않는다.
종래 기술의 테스팅 방법은 가중 랜덤 패턴 테스팅을 디바이스의 완전한 스캔 테스트에 적용하는데 적당하다. 그러나, 그러한 디바이스의 완전한 스캔 테스팅 은 비용이 비싸다. 완전한 스캔 테스팅은 디바이스 내부에 있는 모든 소자(예를 들면, 112,116)가 소자(112,116)에 있는 정보를 판독가능하게 하는 스캔 등가에 의해 복제되는 것을 요구한다. 따라서, 플롭은 스캔 플롭에 의해 복제되고, 래치는 스캔 래치에 의해 복제되어 모든 소자가 스캔 등가를 포함하는 스캔 소자의 세트(예를 들면, 120)를 통하여 정보를 시프팅함으로써 질서있게 액세스될 수 있다. 결과적으로, 디바이스의 완전한 스캔 테스팅은 비용이 비싸다.
부분적인 스캔 테스팅은 테스트중인 디바이스에 있는 모든 스캔 소자가 스캔되는 것을 요구하지 않는다. 대신에 스캔 소자의 세트(120)로의 정보 입력은 일 클록 사이클에 걸쳐 조합 논리 회로 소자의 제 1 세트(140)를 통하여 전달되고, 중간의 스캔되지 않는 순차 소자(124)는 스킵될 수 있도록 제 2 클록 사이클 동안에 조합 논리 회로 소자의 제 2 세트(144)를 통하여 전달될 수 있다. 순차 소자(124)는 편의상 체인으로 묘사되지만, 상기 순차 소자가 반드시 연결될 필요가 있는 것은 아니다. 결정적 부분 스캔 테스트 패턴은 더 복제되고 따라서 정보를 저장하기 위해 상당히 더 많은 테스터 메모리를 요구한다. 테스터 메모리 요구를 감소시키기 위해, 가중 랜덤 패턴 테스팅은 완전한 스캔 디자인으로 사용된다. 그러나, 전통적인 가중 랜덤 패턴 테스팅은 부분 스캔 디자인에서의 발생이 완전한 스캔 디자인에 있는 가중 발생보다 더 복잡한 크기의 차수이기 때문에 부분 스캔 디자인상에 구현되지 않았다.
따라서, 가중 랜덤 테스팅의 디자인이 큰 테스터 메모리 요구를 피할 수 있는 부분 스캔에 대한 가중 기술을 갖는 것이 바람직하다.
발명의 개요
본 발명은 부분 스캔 디바이스에서 가중 랜덤 패턴 테스팅을 사용하는 방법이다. 컴퓨터는 부분 스캔 디자인상에 결정적 패턴을 발생시킨다. 인접한 스캔 로드들사이에서의 동일한 수의 캡쳐 클록을 갖는 결정적 패턴은 패턴 그룹으로 함께 그룹지어진다. 컴퓨터는 각각의 패턴 그룹에 대응하는 가중 세트를 결정한다. 테스터, 온칩 또는 오프 칩,는 적당한 수의 캡쳐 클록 펄스에 따라 가중 랜덤 테스트 패턴을 테스트중인 디바이스에 적용한다.
본 발명은 테스트에 관한 것이고, 더 상세하게 초대규모 집적회로 디바이스의 테스트에 관한 것이다.
본 발명의 이점은 다음의 상세한 설명과 첨부된 도면을 검토한 후에는 해당 분야에 능숙한 당업자에게는 더 분명해 질 것이다.
도 1은 순차 소자와 조합 소자를 나타내는 테스트중인 디바이스의 블록도이다.
도 2는 테스팅 프로토콜의 다양한 디바이스를 통한 데이터 통로를 도시하는 블록도이다.
도 3은 가중치를 계산하는 컴퓨터 프로그램의 흐름도이다.
도 4는 랜덤 패턴 발생기로부터 일과 제로의 가중치를 선택하는 가중치회로이다.
도 5는 회선쟁탈 제어 메카니즘을 적용하는 일 방법의 흐름도이다.
도 6은 도 5에 설명된 방법을 사용하는 회선쟁탈 제어 회로의 일 실시예를 도시한다.
도 2는 테스팅 장치와 방법의 광범위한 개념을 도시한다. 이 응용에서 설명되는 테스팅 프로토콜은 고체 소자 디바이스의 넓은 클래스에 속하고, 따라서 각 개개의 디바이스에 대한 프로토콜의 개발은 대응하는 논리 모델(204)의 발생과 부분 수와 일반적으로 동일하게, 테스트중인 디바이스(DUT)를 모델링하기 시작한다. 논리 모델(204)은 컴퓨터로 시뮬레이션될 수 있다. 전형적으로, 시뮬레이션은 DUT의 입력을 DUT의 출력에 연결하는 내부 기능성 소자들 사이에서의 상호접속을 설명하는 각각 상이한 부분으로 번호가 매겨진 디바이스의 논리 모델(204) 또는 개략도에 근거한다. 전형적으로, 논리 모델(204)은 또한 각 기능성 소자, 예를 들면, 시프트 레지스터 래치, AND 인버트 게이트, OR 게이트, OR 인버트 게이트등의 특징을 포함한다.
결정적 패턴 발생기(206)는 결정적 패턴을 발생시키기 위해 이 논리 모델(일반적으로 컴퓨터 소프트웨어 형태로)을 사용할 수 있다. 결정적 패턴 발생 소프트웨어 툴은 몇몇의 벤더로부터 상업적으로 이용가능하다. 발생된 결정적 패턴은 가중 소프트웨어(208)에 의해 가중된다. 가중 소프트웨어(208)는 DUT의 각 입력에 적용되는 일과 제로의 비를 결정하고, 소프트웨어 패턴 발생기(212)의 출력을 필터링하는 적당한 가중치를 통계적으로 결정한다. 소프트웨어 랜덤 패턴 발생기(212)는 가중 소프트웨어(208)에서 결정되는 가중치에 의해 적당하게 가중된 의사 랜덤 패턴을 발생시킨다. 랜덤 패턴은 랜덤 패턴의 입력을 DUT(220)로 순서있게 정리하는 테스터(216)에 의해 필요되는 때에 실시간("진행중")으로 발생될 수 있다.
DUT(220)로의 동일하게 가중된 랜덤 패턴은 또한 적합한 머신시뮬레이션(224)으로의 입력이다. 따라서, 테스터(216)의 가중 랜덤 패턴 발생기는 적합한 머신 시뮬레이션(224)으로의 입력에 대한 소프트웨어(212)에 의해 발생된 동일하게 가중된 랜덤 패턴을 발생시킨다. 전형적으로, 난수 시드 및 LFSR 구성 정보는 소프트웨어 가중 랜덤 패턴 발생기(212)와 테스터 랜덤 패턴 발생기(216)사이에 전송된다. 적합한 머신 시뮬레이션(224)은 적합한 머신 시뮬레이션(224)과 DUT(220) 모두에 공급된 입력 자극의 모든 세트에 대한 적합한 DUT의 출력 응답을 시뮬레이션하는 프로세서 또는 컴퓨터이다.
DUT(220) 출력과 적합한 시뮬레이션(224) 출력과 비트 마다의 비교를 피하기 위해, DUT(220)의 출력은 다중 입력 기호 레지스터(MISR)(228)에 의해 기호로 압축된다. 기호는 DUT(220)의 특정한 출력의 유도된 기능이다. 유사하게, 적합한 머신 시뮬레이션(224)의 출력은 다중 입력 기호 레지스터 시뮬레이터(MISR SIM)(232)에 의해 압축된다. MISR SIM(232)으로부터의 기호는 적합한 머신 시뮬레이션(224) 출력의 유도된 기능이다. MISR SIM(232)으로부터의 기호는 DUT가 유효하거나 또는 "적합"하다면 MISR(228)로부터 출력을 매칭해야 한다.
따라서, MISR(228)의 출력은 DUT(220)가 결점이 있는지의 여부를 결정하기 위해 테스터 기호 비교기(236)에서 MISR SIM(232)의 출력과 비교된다. DUT의 기호가 MISR SIM(232)로부터의 기호를 매칭한다면, DUT는 유효("결점이 없다") 또는 적합하다고 판단되고 사용(238)될 수 있다. 결점있는 DUT의 기호가 MISR SIM(232)로부터의 기호 출력을 매칭하지 않는다면, 결점있는 DUT는 소거되거나 또는 진단 루틴 유닛(240)에 의해 더 분석하게 한다. 진단 루틴 유닛(240)은 결점있는 DUT를 시뮬레이션하기 위해 논리 모델(204)을 변경하는 컴퓨터 프로그램일 수 있다. 진단 루틴 유닛은 결점있는 DUT에 의해 발생된 것과 같은 출력을 시도하고 재발생하기 위해 결점있는 DUT를 시뮬레이션하는 다양한 모델상의 가중 랜덤 입력 패턴을 동작시킨다.
종종, 결점있는 DUT가 갖는 문제는 논리 게이트가 트랜지션에 실패하고 특정한 논리값에서 "꼼짝못하게"된다는 것이다. 도 2에서 개요된 테스팅 프로토콜은 그러한 상황을 검출하도록 디자인된다. 테스팅 속도는 모든 회로 소자가 개개의 안정한 상태에 도달하기에 충분한 시간을 갖도록 조정된다.
도 3은 테스터에 대한 가중치를 결정하기 위해 가중 소프트웨어(208)에 의해 사용된 단계의 흐름도(300)를 도시한다. 가중치는 논리 모델(204)에 의해 발생된 결정적 패턴에 근거한다. 특히, 결정적 패턴의 각 그룹(결정적 패턴의 그룹은 동일한 수의 캡쳐 클록을 갖는 결정적 패턴의 집합이다)은 함께 집합되고 가중치는 결정적 패턴의 각 그룹에 대해 계산된다.
단계(304)에서 가중 소프트웨어는 결정적 패턴 발생기(206)으로부터 특정한 DUT에 대한 결정적 패턴을 수신한다. 그러한 결정적 패턴 발생은 논리 모델(204)을 사용하여 이루어지고 컴퓨터 시뮬레이션에 의해 행해질 수 있다. 단계(308)에서, 결정적 패턴은 함께 그룹지어진다. 그룹은 일반적으로 각 패턴과 관계된 캡쳐 클록의 수에 근거한다. 그러나, 많은 수의 벡터가 발생된다면, 각 그룹에 있는 일과 제로의 분포는 가중 기술의 효과를 감소시키는 1:1의 비율에 접근할 것이다. 그러한 경우에, 캡쳐 클록에 근거한 그룹은 더 세분되어야 한다. 각각의 세분은 테스트중인 디바이스의 유사한 영역 또는 회로를 테스트하는 벡터를 결합할 수 있다.
결정적 패턴의 각 그룹은 개개별로 조정된다. DUT의 특정한 스캔 소자와 관계된 결정적 패턴의 그룹에 있는 비트는 함께 집적된다. 단계(312)에서, 특정한 논리값의 비트의 집적이 계산되고, 특히 표명된 비트의 수(논리값 "1"을 갖는 비트의 수) 또는 표명되지 않은 비트의 수(논리값 "0"을 갖는 비트의 수)는 각 스캔 소자에 대하여 결정된다. 이 정보로부터, 비트의 집적 각각과 관계된 카운트가 계산된다.
단계(316)에서, 카운트는 함께 그룹화되거나 또는 다른 유사한 값의 카운트와 "빈에 저장(binned)"된다. 바람직하게, 2n개의 빈이 발생되고 "n"은 양의 모든 정수이다. 이론적으로, 빈의 수는 제한되지 않는다. 그러나, 실제적으로 고려되는 것은 적용될 가중치의 수를 제한하는 것이고, 따라서 사용될 빈의 수를 제한한다. 빈의 수가 본 발명에서 중요하지 않음에도 불구하고, 가중 회로의 바람직한 실시예는 특별히 2n개의 빈을 조절하기에 적당하다.
단계(320)에서, 가중치는 각 빈에 할당된다. 일 실시예에서, 할당된 가중치는 표명된(또는 표명되지 않은) 비트 또는 카운트의 수에 역으로 비례한다. 예를 들면, 카운트 값은 특정한 스캔에 대한 결정적 패턴에 있는 표명된 비트의 수이고, 빈(1)이 최고의 카운트 값을 갖고 빈(2n)이 최저의 카운트 값을 갖도록 2n개의 빈이 분류된다면, 빈(1)은 가중치 1/2n이 할당되고 빈(2n)은 가중치 1이 할당될 수 있다.그러한 실시예에서, 몇몇의 빈은 인접한 빈과 결합되거나 또는 그위에 매핑될 것이다.
결정적 패턴의 특정한 그룹의 모든 스캔 소자가 가중치로 할당된 후에, 가중 프로그램은 모든 결정적 패턴 그룹이 단계(324)에서 처리되었는지를 결정한다. 그렇지 않다면, 결정적 패턴의 다음 그룹은 단계(328)에서 얻어지고 단계(312-324)에 따라 포괄적으로 처리된다. 단계(332)에서, 가중치가 각 결정적 패턴 그룹에 대한 모든 스캔 소자에 할당된 후에, 가중 결정은 완전한 가중치가 컴퓨터 시뮬레이션 준비가 되고 테스터(216)로 로딩될 것이다.
테스터(216)는 의사 난수를 가중하기 위해 도 3에 설명된 방법으로부터 발생된 가중치를 사용한다. 이것을 행하기 위해, 테스터(216)는 도 4에 도시되는 바와 같이 가중 회로(400)를 사용한다. 도시된 실시예에서, DUT의 각 입력은 대응하는 의사 난수 발생기와 가중 회로(400)를 갖는다.
도 4에 도시된 가중 회로의 실시예는 비트 선형 피드백 시프트 레지스터("LFSR")(402)를 사용할 수 있는 의사 랜덤 패턴 발생기의 처음 다섯 스테이지를 취하고, 종속된 AND 게이트(404,406,408,410)을 통하여 각 스테이지를 가중 선택기(412)에 연결한다. LFSR(402)로부터의 각 라인은 실질적으로 제로와 일을 50/50 분할하도록 구성된다. 이것은 의사 랜덤 패턴 발생기의 특성이기 때문에 참이다. 따라서, 라인(402e)는 50%의 일 또는 제로를 발생할 것이다. 그러나, 라인(402e)이 402d와 AND될때, AND 게이트(404)의 출력(404a)에서 2진 일을 발생할 가망성은 단지 25%가 될 것이다. 역으로, 출력(404a)에서 2진 제로를 발생할 가망성은 75%가 될 것이다. 연속적인 절반의 가망성에 의해, 각 출력 라인상의 2진 일 또는 제로를 발생할 가망성은 다음과 같을 것이다.
라인 일의 가망성 제로의 가망성 가중치
402e 50% 50% 1:1
404a 25% 75% 1:3
406a 12.5% 87.5% 1:7
408a 6.25% 93.75% 1:15
410a 3.125% 96.875% 1:31
출력 라인(412a)에 게이트될 입력 라인(402e, 404a, 406, 408, 또는 410a)중의 하나를 선택하는 기능을 한다. 가중 선택기(412)는 또한 선택된 출력 사이클이 게이트 출력되는 것을 제어한다.
예로써, 라인이 가중(일의 가중치)에 대하여 선택된다면, 가중 선택기(412)는 LFSR(402)의 모든 시프트 사이클을 통하여 그 라인을 게이트한다. 라인(404a)이 선택된다면, 게이팅은 모든 제 2 시프트를 발생할 것이다. 라인(406a)에 대하여, 게이팅은 모든 제 3 시프트를 발생할 것이고, 408a는 모든 제 4 시프트, 410a는 모든 제 5 시프트를 발생할 것이다.
시프트를 지연하는 것은 연속적인 패턴의 상호의존성을 감소시킨다. 시프트를 지연하는 것은 또한 전술한 테이블에서 보여준 통계적 가중치에 유사한 패턴 가중치가 된다. 제어 입력(412b,412c)는 입력 라인의 선택과 게이트될 시간을 제공한다. 입력(414a)에 의해 제공된 최종 제어는 2진 제로 또는 일이 더 큰 가중치를 갖는 지를 선택한다. 414a상에 표명된 제어 신호가 없다면, XOR게이트(414)는 출력 라인(412a)를 라인(414b)상에 변경하지 않고 통과시킬 것이다. 터미널(414a)을 표명하는 것은 2진 일에 대하여 가중치 1, 3, 7, 15 또는 31의 선택을 제공하기 위해전술한 테이블의 컬럼2와 3의 센스를 역으로 함으로써 2진 일이 되도록 출력을 가중시킨다. 설명된 가중회로와 랜덤 발생 패턴 발생기는 자체가 테스트중인 디바이스상에 구현될 수 있다.
테스팅 프로토콜 자체에서 테스트될 디바이스는 전형적으로 논리 소자들사이에서 회선쟁탈을 피하기 위해 2진 논리의 엄격한 소정 규칙을 따른다. 회선쟁탈은 DUT로의 허가할 수 없는 입력이 회로 소자가 동시에 회로에 있는 공통점에 상이한 논리값이 할당될 때 발생한다. 이것은 디바이스가 엄격한 소정의 규칙을 따르지 않는다면 발생할 수 있다. 도 5는 회선쟁탈 제어의 일 방법의 흐름도를 도시한다.
도시된 회선쟁탈 제어 방법은 특히 진행중(on the fly) 발생된 패턴이 DUT에서의 회선쟁탈을 일으키지 않는다는 것을 증명하기에 적합하다. 단계(504)에서, 시뮬레이팅된 패턴의 가중치는 도 3의 흐름도에 설명되는 바와 같이 결정된다. 컴퓨터는 단계(508)에서 여러가지 가능한 패턴상에 DUT의 동작을 시뮬레이팅하고 단계(512)에서 DUT에서의 회선쟁탈을 일으킬 수 있는 그 패턴내에 가능한 벡터를 결정한다. 다음에 컴퓨터는 단계(516)에서 회선쟁탈을 제거하는 벡터를 마킹한다. 제거에 대하여 마킹된 벡터로부터, 벡터 제거 테이블은 단계(520)에서 발생되고 테스터상에 저장된다. 벡터 제거 테이블은 벡터와 벡터가 DUT에 적용되거나 또는 적용되지 않는지를 지시하는 대응하는 비트를 포함할 수 있다. LFSR에 의해 발생된 진행중인 랜덤 패턴은 벡터가 단계(524)에서 제거될 필요가 있는지를 결정하기 위해 비교된다. 벡터가 제거된다면, 회선쟁탈 제어 회로는 LFSR이 벡터 출력을 시프트하지만 시프트된 벡터는 DUT로 판독되지 않도록 DUT의 스캔 입력에 클록킹을 중지하는 것을 포함하는 다양한 방법을 사용하여 벡터를 제거할 수 있다. 따라서, 회선쟁탈을 일으키는 벡터는 단계(528)에서 제거된다. 모든 다른 벡터는 단계(532)에서 통과한다.
도 6은 도 5에 설명된 방법을 사용하기에 적당한 회선쟁탈 제어 회로의 일 실시예를 도시한다.
테스터(600)는 LFSR 클록(608)에 의해 클록킹된 의사 랜덤 발생기 LFSR(604)를 포함한다. 각 LFSR 클록 사이클동안, LFSR(604)는 가중 회로(612)를 통하여 DUT(616)으로 벡터를 출력한다. DUT(616)의 스캔 입력(620)은 또한 스캔 클록(624)를 사용하여 클록킹된다. 회선쟁탈 제어 회로(636)은 입력되는 벡터가 수용가능한지를 결정하기 위해 LFSR(604)의 출력을 벡터 제거 테이블와 비교한다. 해당 분야에 능숙한 당업자는 테스터에 회선쟁탈 제어 회로를 구현할 수 있다. 입력될 벡터가 회선쟁탈을 일으킨다면, 회선쟁탈 제어 회로(636)는 벡터를 제거한다. 일 실시예에서, 그러한 제거는 클록 타이밍을 조정함으로써 이룰 수 있다. DUT(616)의 출력은 LFSR(604)에 의해 계속되는 의사 난수의 발생을 수월하게 하기 위해 MISR(640)으로 출력된다.
예시적 실시예가 설명되고 이전 설명과 첨부된 도면에 도시되었지만, 그러한 실시예가 단지 예시적이지 본 발명을 제한하지는 않으며, 게다가 본 발명이 도시되고 설명된 특정한 구조와 정렬로 제한되지는 않고 다른 다양한 수정이 가능하다는 것을 해당분야에 능숙한 당업자는 이해할 것이다.

Claims (15)

  1. 테스트중인 디바이스의 가중 랜덤 패턴 테스팅에 사용하기 위해 테스트 패턴을 가중하는 방법에 있어서,
    테스트중인 디바이스의 각각의 스캔 소자가 복수의 결정적 패턴으로부터 복수의 관계된 비트에 대응하도록, 각각의 결정적 패턴이 테스트중인 디바이스의 스캔 소자에 목표된 적어도 하나의 비트를 갖는 복수의 결정적 패턴을 발생시키는 단계;
    각각의 스캔 소자에 대하여 상기 복수의 관계된 비트에 동일한 논리값의 수를 카운트함으로써 카운트를 발생시키는 단계;
    상기 카운트를 많은 빈으로 분리하고 빈에 가중치를 할당하는 단계; 및
    상기 카운트로부터 결정된 표명된 논리값 대 표명되지 않은 논리값의 비에 근거하여 각각의 스캔 소자에 가중치를 할당하는 단계;를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 동일한 논리값의 분포가 각각의 스캔 소자에 대한 상기 관계된 비트에 있는 동일한 논리값의 분포에 근사하도록, 테스트중인 디바이스의 상기 스캔 소자에 의사 랜덤 입력을 가중하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 삭제
  4. 제 1 항에 있어서, 상기 분리 단계는 카운트를 n이 양의 모든 정수인 2n개의 빈으로 분리하는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서, 각 빈에는 1/2n내지 1사이의 가중치가 할당되는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서, 상기 카운트의 분리는 관계된 클록 싸이클의 수에 근거하는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서, 테스트중인 디바이스의 상기 스캔 소자는 상기 디바이스상의 모든 래치 소자의 서브세트인 것을 특징으로 하는 방법.
  8. 부분 스캔 디바이스 테스팅에서 가중 랜덤 패턴을 사용하는 방법에 있어서,
    부분 스캔 디자인상에 결정적 패턴을 발생시키는 단계;
    동일한 수의 캡쳐 클록을 갖는 패턴을 하나의 패턴그룹으로 함께 그룹화하는 단계;
    가중치의 세트를 결정하는 단계; 및
    가중 랜덤 테스트 패턴을 발생시키기 위해 패턴 그룹에 대응하는 상기 가중치의 세트를 적용하는 단계;를 포함하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서, 상기 가중 랜덤 테스트 패턴 및 대응하는 수의 캡쳐 클록 펄스를 테스트중인 디바이스에 적용하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제 8 항에 있어서, 가중치의 세트를 결정하는 상기 단계는 상기 테스트중인 디바이스의 각 입력에 대하여 각 패턴 그룹에 동일한 논리값을 갖는 많은 비트를 얻기 위해 비트를 카운팅하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  11. 제 8 항에 있어서, 상기 테스트중인 디바이스에 있는 회로 소자들 사이의 회선쟁탈이, 가중 랜덤 테스트 패턴을 수용불가능 벡터의 테이블과 비교하고 수용불가능 벡터가 테스트중인 디바이스로 입력되는 것을 방지함으로써 모면될 수 있는 것을 특징으로 하는 방법.
  12. 제 8 항에 있어서, 상기 가중 랜덤 패턴은 회선쟁탈을 피하기 위해 논리 규칙을 따르는 것을 특징으로 하는 방법.
  13. 테스트중인 디바이스(220)의 부분 스캔 테스팅에 사용하는 회선쟁탈 제어 방법에 있어서,
    결정적 패턴 발생기(206)에 의해 제공된 결정적 패턴에 기하여 랜덤 패턴 발생기(212)에 의해 가중 랜덤 테스트 패턴을 발생시키는 단계;
    상기 가중 랜덤 테스트 패턴에 있는 벡터를 수용불가능한 벡터 입력의 테이블과 비교하는 단계; 및
    상기 벡터와 상기 테이블의 상기 비교가 가중 랜덤 테스트 패턴이 테스트중인 디바이스(220)에서 회선쟁탈을 일으키는 벡터 입력을 포함하는 것을 지시할 때, 상기 가중 랜덤 테스트 패턴이 상기 테스트중인 디바이스(220)로 입력되는 것을 금지하는 단계;를 포함하는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서, 상기 가중 랜덤 테스트 패턴은 실시간으로 가중 랜덤 테스트 패턴을 발생시키는 선형 피드백 시프트 레지스터(402)로부터 수신되는 것을 특징으로 하는 방법.
  15. 삭제
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