JPH0467389A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0467389A JPH0467389A JP2177018A JP17701890A JPH0467389A JP H0467389 A JPH0467389 A JP H0467389A JP 2177018 A JP2177018 A JP 2177018A JP 17701890 A JP17701890 A JP 17701890A JP H0467389 A JPH0467389 A JP H0467389A
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Links
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Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体集積回路の回路構成、特に高速読出し
アクセスモード方式を可能とする回路構成に関するもの
である。
アクセスモード方式を可能とする回路構成に関するもの
である。
〔従来の技術」
半導体記憶装置の１つとして、ダイナミック型のランタ
ムアクセスメモリＣ以下ＤＲＡＭと称す〕が知られてい
る。第Ｓ図に従来から知られているＤＲＡＭの垂木の構
成のブロック図を示す。
ムアクセスメモリＣ以下ＤＲＡＭと称す〕が知られてい
る。第Ｓ図に従来から知られているＤＲＡＭの垂木の構
成のブロック図を示す。
図を参照して、ＤＲＡＭｒｔメモリセル（図には示さず
〕が″ｇＬ＆個行列状に配列されたメモリセ〃アレイｌ
ｔ−含む。メモリセルアレイｌの１個のメモリ七Ｉｖ（
×１ビット構成の場合）を選択するために、外部から与
えられるアドレス入力Ａを受けて内部行アドレス信号Ｒ
Ａおよび内部列アドレス入力ＣＡを発生するアドレスバ
ッファ２と、アドレスバッファ２からの内部行アドレス
信号ＲＡをデコードし、メモリセルアレイｌにおける対
応の行を選択するＸデコーダ３と、アドレスバッファ２
からの内部列アドレス信号ＣＡをデコードして、メモリ
セルアレイ１の１列を選択するためのＹデコーダ４とが
設けられている。
〕が″ｇＬ＆個行列状に配列されたメモリセ〃アレイｌ
ｔ−含む。メモリセルアレイｌの１個のメモリ七Ｉｖ（
×１ビット構成の場合）を選択するために、外部から与
えられるアドレス入力Ａを受けて内部行アドレス信号Ｒ
Ａおよび内部列アドレス入力ＣＡを発生するアドレスバ
ッファ２と、アドレスバッファ２からの内部行アドレス
信号ＲＡをデコードし、メモリセルアレイｌにおける対
応の行を選択するＸデコーダ３と、アドレスバッファ２
からの内部列アドレス信号ＣＡをデコードして、メモリ
セルアレイ１の１列を選択するためのＹデコーダ４とが
設けられている。
この選択されたメモリセルとＤＲＡＭ外部との間でデー
タの授受を行うために、センスアンプ活性化信号発生器
８かものセンスアンプ活性化信号φ０に応答して活性化
されて、Ｘデコーダ３によシ選択された１行のメモリセ
ルのデータを検知し増幅するセンスアンプと、！デコー
ダ番からの信号ＶＣＥ 答してメモリセルアレイ１の内
の１列を選択してメモリ外部へ接続するＩ１０ゲートと
が設けられている。図においては、センスアンプとＩ１
０ゲートが１つのブロック７に含１れるように示されて
いる。
タの授受を行うために、センスアンプ活性化信号発生器
８かものセンスアンプ活性化信号φ０に応答して活性化
されて、Ｘデコーダ３によシ選択された１行のメモリセ
ルのデータを検知し増幅するセンスアンプと、！デコー
ダ番からの信号ＶＣＥ 答してメモリセルアレイ１の内
の１列を選択してメモリ外部へ接続するＩ１０ゲートと
が設けられている。図においては、センスアンプとＩ１
０ゲートが１つのブロック７に含１れるように示されて
いる。
ＤＲＡ″ｉの動布タイミングを規定するため、外部から
与えらｎるロウ１ドレヌストロープ信Ｊｉ＋ＲＡ８を受
けて、内部８号を発生してアドレスバッファ２、Ｘテ゛
コーダ３およびセンスアンプ活性化信号発生ａ８へ与え
るＲＡＳバッファ５と、外部から与えられるコラムアド
レスストローブ信号ＣＡＳに応答して内部制御信号ｃ列
選択＃Ｊ作を制御する信号）発生して、アドレスバッフ
ァ２およびＹデコーダ４等へ与えるＣＡＳバッファ６と
が設けられている。
与えらｎるロウ１ドレヌストロープ信Ｊｉ＋ＲＡ８を受
けて、内部８号を発生してアドレスバッファ２、Ｘテ゛
コーダ３およびセンスアンプ活性化信号発生ａ８へ与え
るＲＡＳバッファ５と、外部から与えられるコラムアド
レスストローブ信号ＣＡＳに応答して内部制御信号ｃ列
選択＃Ｊ作を制御する信号）発生して、アドレスバッフ
ァ２およびＹデコーダ４等へ与えるＣＡＳバッファ６と
が設けられている。
外部から与えられるアドレス人カムは行アドレスと列ア
ドレスとが時分割多重してアドレスバッファ２へ与、ｔ
られる。アドレスバッファ２はこの外部アドレス入カム
をＲＡＳバッファ５およびＣＡ８バッファ６からのそれ
ぞれの内部制御信号に応答して行アドレスおよび列アド
レスとして取込んだ後、内部行アドレス信号ＲＡおよび
内部列アドレス信号ＣＡｔ−発生する。
ドレスとが時分割多重してアドレスバッファ２へ与、ｔ
られる。アドレスバッファ２はこの外部アドレス入カム
をＲＡＳバッファ５およびＣＡ８バッファ６からのそれ
ぞれの内部制御信号に応答して行アドレスおよび列アド
レスとして取込んだ後、内部行アドレス信号ＲＡおよび
内部列アドレス信号ＣＡｔ−発生する。
第４図ｒｉ第３図に示されるメモリセルアレイ１゜セン
スアンプおよびＩ１０ゲートブロック７の具体的回路構
成を示す回路図である。
スアンプおよびＩ１０ゲートブロック７の具体的回路構
成を示す回路図である。
図を参照して、メモリセｌｖＭＣは行および列からなる
マトリックス状に配列されている。メモリセルアレイｌ
の列を設定するビット線は折返しビット線構造を有し、
２本のビット線が対をなして配設される。すなわち、ビ
ット１ｌｌＢＬｏ、Ｂ、ＬＯはメモリセルアレイの１列
を設定し、ビット、Ｉｔ ＢＬＬ 。
マトリックス状に配列されている。メモリセルアレイｌ
の列を設定するビット線は折返しビット線構造を有し、
２本のビット線が対をなして配設される。すなわち、ビ
ット１ｌｌＢＬｏ、Ｂ、ＬＯはメモリセルアレイの１列
を設定し、ビット、Ｉｔ ＢＬＬ 。
ＢＬｉ、ＢＬ２およびＢＬ２．−・−、ＢＬｍ、ＢＬｍ
がそれぞれメモリセルアレイの１列を設定する。
がそれぞれメモリセルアレイの１列を設定する。
各ビット＠ＢＬＯ〜ＢＬｍの各々と交差するようにメモ
リセルアレイ１の行を指定するワードｆｉ ＷＬｌ。
リセルアレイ１の行を指定するワードｆｉ ＷＬｌ。
ＷＬ２．・・・が設けられている。
各ビット線対ＢＬＯ，ＢＬＯ、・−、ＢＬｍ、ＢＬｍの
各々には、センスアンプ活性化信号φＯＫ応答して活性
化さ與、対応のビット線対の電位を倹知し１；喝するセ
ンスアンプ１０−１〜１０−ｎが設けられている０ ビット線対ＢＬＯ，ＢＬＯ，−・、ＢＬｍ、ＢＬｍの各
々には、各ビット線対の電位を所定の電位（通常、動作
電源電位ＶＣＣＯ１７２）にプリチャージしかつイコラ
イズするプリチャージ／イコライズ回路１５−１〜１５
−ｎが設σられている。
各々には、センスアンプ活性化信号φＯＫ応答して活性
化さ與、対応のビット線対の電位を倹知し１；喝するセ
ンスアンプ１０−１〜１０−ｎが設けられている０ ビット線対ＢＬＯ，ＢＬＯ，−・、ＢＬｍ、ＢＬｍの各
々には、各ビット線対の電位を所定の電位（通常、動作
電源電位ＶＣＣＯ１７２）にプリチャージしかつイコラ
イズするプリチャージ／イコライズ回路１５−１〜１５
−ｎが設σられている。
さらに、Ｙデコーダ番からの列選択信号に応答してメモ
リセルアレイ１の内の１列をデータ入出力バスエ１０．
工１０へ接続するために、列選択スイッチＴｏ、’Ｉ’
Ｏ’、Ｔｌ、Ｔユ’、 Ｔ２ 、 Ｔ ２’、・−、Ｔ
ｍ 、 ’Ｉ’ｍ’がそれぞれ各ビット線対に対応して
設けられている。
リセルアレイ１の内の１列をデータ入出力バスエ１０．
工１０へ接続するために、列選択スイッチＴｏ、’Ｉ’
Ｏ’、Ｔｌ、Ｔユ’、 Ｔ２ 、 Ｔ ２’、・−、Ｔ
ｍ 、 ’Ｉ’ｍ’がそれぞれ各ビット線対に対応して
設けられている。
メモリセルＭＣはそれぞれ１本のワード線と１対のピッ
）Ｎとの交点ＶＣ１個位置するように設けられている。
）Ｎとの交点ＶＣ１個位置するように設けられている。
さらに、ビット磯対間には寄生谷ｔｃｍが付随する。こ
の寄生容量Ｃ１はＤＲＡＭの高集積化に伴なってビット
線間ピッチが狭くなるにつれて増大する０ 次に間単にデ゛−タ読み出し時の動作について説明する
。
の寄生容量Ｃ１はＤＲＡＭの高集積化に伴なってビット
線間ピッチが狭くなるにつれて増大する０ 次に間単にデ゛−タ読み出し時の動作について説明する
。
通常、ＤＲＡＭのスタンバイ時に框ロワアドレスヌトロ
ーグ信号ＲＡＳが”Ｈｌ−レベルにｂる。これに応じて
プリチャーレフ４フフ４１回路ユ５−１〜１５ｎｉ各々
活性状態にあシ、対応のビット嫉対の電位を所定のグリ
チャージ電位ｖＰに１リチヤージし保持している。ロウ
アドレスストローブ信号ＲＡＳがＩＩＬＩ＋レベルに立
下がると、メモリサイクルが始まる。これによりアドレ
スバッファ２は外部アドレス入力Ａｔ−取込み、内部行
アドレス信号ＲＡとしてＸデコーダ３へ与える。Ｘデコ
ーダ３は内部行アドレス信号ＲＡをデコードし、メモリ
セルアレイｌの中の１本のワードｆＩＩ＆（たとえばワ
ード線ＷＬＩ）を選択する。これにより選択されたワー
ド線（ＷＩ、ｌ）Ｋ接続されるメモリセ／Ｉ／ＭＯの記
憶情報が対応のビット線上に伝道される。
ーグ信号ＲＡＳが”Ｈｌ−レベルにｂる。これに応じて
プリチャーレフ４フフ４１回路ユ５−１〜１５ｎｉ各々
活性状態にあシ、対応のビット嫉対の電位を所定のグリ
チャージ電位ｖＰに１リチヤージし保持している。ロウ
アドレスストローブ信号ＲＡＳがＩＩＬＩ＋レベルに立
下がると、メモリサイクルが始まる。これによりアドレ
スバッファ２は外部アドレス入力Ａｔ−取込み、内部行
アドレス信号ＲＡとしてＸデコーダ３へ与える。Ｘデコ
ーダ３は内部行アドレス信号ＲＡをデコードし、メモリ
セルアレイｌの中の１本のワードｆＩＩ＆（たとえばワ
ード線ＷＬＩ）を選択する。これにより選択されたワー
ド線（ＷＩ、ｌ）Ｋ接続されるメモリセ／Ｉ／ＭＯの記
憶情報が対応のビット線上に伝道される。
次いでセンスアンプ活性化信号発生器８からのセンスア
ンプ活性化信号ψＯＫよシ、各センスアンプ１Ｏ−１〜
１０−ｎが活性化さｎ１各ビツト綴対上の電位を検知し
増幅される。次いで、アドレス／＜ツファ２がＣＡＳバ
ッファ６からの内部制御ｇＩ号に応答して内部列アドレ
ヌ信９！ｒＣＡを発生し、Ｙデコーダ４へ与える。Ｙデ
コーダ４はこの内部列アドレス信号ＣＡをデコードし、
対応の列を選択する列選択信号ｋ）フンスフアゲートＴ
Ｏ〜Ｔｍ’へ与、する。これにより１対の列選択スイッ
チがオン状態となシ、選択されたビット線対がデータ入
出力バスエ１０．工１０へ接続される。
ンプ活性化信号ψＯＫよシ、各センスアンプ１Ｏ−１〜
１０−ｎが活性化さｎ１各ビツト綴対上の電位を検知し
増幅される。次いで、アドレス／＜ツファ２がＣＡＳバ
ッファ６からの内部制御ｇＩ号に応答して内部列アドレ
ヌ信９！ｒＣＡを発生し、Ｙデコーダ４へ与える。Ｙデ
コーダ４はこの内部列アドレス信号ＣＡをデコードし、
対応の列を選択する列選択信号ｋ）フンスフアゲートＴ
Ｏ〜Ｔｍ’へ与、する。これにより１対の列選択スイッ
チがオン状態となシ、選択されたビット線対がデータ入
出力バスエ１０．工１０へ接続される。
このような動作によりデータの読み出しが行なわれるが
、その動作タイミング波形図を第５図に示す。
、その動作タイミング波形図を第５図に示す。
図において、データ読み出しサイクル期間に２いてはま
ず外部ＲＡＳ、ＣＡＳが与えられると、まずあるＲＯＷ
アドレスが決まり、そのワード機ＷＬが選択され、時刻
ｔ６に２いてワード＠ＷＬが立ち上がる。この時、セン
スアンプに＊＠さｉ ｆｃＥＬ／ＢＬ対にメモリセルの
データが送らｎ１時時刻、０〜ｔ１にかけてその電位差
が徐々に大きくなる。次に時刻ｔｌでセンスアンプ活性
化信号が立ち上ｆｉ 、ＢＬ／ＢＬ闇の微小電位差を増
幅する。更に、少し遅ｆｚた時刻ｔ２＆？：はＹデコー
ダーり発生する工１０スイッチ虞号：Ｙ工が立ち上シ、
ＢＬ：Ｊ）電位がＩｌｏ 腺へ伝達されて、Ｉ１０＠と
Ｉ１０磯の電位差が徐々に広かや、時刻ｔ３でプリアン
プが活性化され、大きな電位差となる。これが、メモリ
セルからデータをビット線ＢＬから工／○磯へと伝達、
増幅して行く一連の読み出し１１作であるが、次のデー
タを読む際には、−度、ＲＡ ＳｊＣＡ Ｓ全１１Ｈ１
１レベルにリセットして、次のサイクルへと進む。この
時、ＲＡＳ信号のリセットによりビット＠ＢＬのレベル
は元の１／２Ｖｃｃレベルにプリチャージされる訳であ
るが、この期間はある程度時間がかかる。その製品規格
トシてＴＲＰ（ＲＡＳプリチャージ時間）というものが
めるが、当然、この時間を十分とって次の読み出しを行
う方が、動作的ＩＣは安定な状態と云える。
ず外部ＲＡＳ、ＣＡＳが与えられると、まずあるＲＯＷ
アドレスが決まり、そのワード機ＷＬが選択され、時刻
ｔ６に２いてワード＠ＷＬが立ち上がる。この時、セン
スアンプに＊＠さｉ ｆｃＥＬ／ＢＬ対にメモリセルの
データが送らｎ１時時刻、０〜ｔ１にかけてその電位差
が徐々に大きくなる。次に時刻ｔｌでセンスアンプ活性
化信号が立ち上ｆｉ 、ＢＬ／ＢＬ闇の微小電位差を増
幅する。更に、少し遅ｆｚた時刻ｔ２＆？：はＹデコー
ダーり発生する工１０スイッチ虞号：Ｙ工が立ち上シ、
ＢＬ：Ｊ）電位がＩｌｏ 腺へ伝達されて、Ｉ１０＠と
Ｉ１０磯の電位差が徐々に広かや、時刻ｔ３でプリアン
プが活性化され、大きな電位差となる。これが、メモリ
セルからデータをビット線ＢＬから工／○磯へと伝達、
増幅して行く一連の読み出し１１作であるが、次のデー
タを読む際には、−度、ＲＡ ＳｊＣＡ Ｓ全１１Ｈ１
１レベルにリセットして、次のサイクルへと進む。この
時、ＲＡＳ信号のリセットによりビット＠ＢＬのレベル
は元の１／２Ｖｃｃレベルにプリチャージされる訳であ
るが、この期間はある程度時間がかかる。その製品規格
トシてＴＲＰ（ＲＡＳプリチャージ時間）というものが
めるが、当然、この時間を十分とって次の読み出しを行
う方が、動作的ＩＣは安定な状態と云える。
しかし、データの読み出し″ｆｔ連続的に行う場せには
この時間が長いと、高速アクセスモードには向かない。
この時間が長いと、高速アクセスモードには向かない。
この対策の１つとして現在ファーストページモード等の
機能を有するＤＲＡＭがある。
機能を有するＤＲＡＭがある。
〔発明が解決しようとする課題〕
このようなファーストページモードにおいて社Ｒｊｌ信
号がＩＩ Ｌ １１になシ、ある行アドレスが選択され
た後、ＣＡＢ信号クロックのみの制御によって、データ
を頴次読み出すため、高速読み出しモードの１つとして
使用されているが、この方式だとある行が固定されてし
まうために、使用方法に制限が生まれてしまうという問
題点があった。
号がＩＩ Ｌ １１になシ、ある行アドレスが選択され
た後、ＣＡＢ信号クロックのみの制御によって、データ
を頴次読み出すため、高速読み出しモードの１つとして
使用されているが、この方式だとある行が固定されてし
まうために、使用方法に制限が生まれてしまうという問
題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、データをランダムにかつ、高速にアクセスす
る機能を有する高速アクセスモードを得る半導体集積回
路を得ることを目的とする。
たもので、データをランダムにかつ、高速にアクセスす
る機能を有する高速アクセスモードを得る半導体集積回
路を得ることを目的とする。
この発明に係る半導体記憶装置に、メモリアレイ部を複
数個設け、それぞれの７レイ部を別々のＲ１８信号によ
って制御するため、複数のＲＡＳ信号を設けた回路構成
にしたものである。
数個設け、それぞれの７レイ部を別々のＲ１８信号によ
って制御するため、複数のＲＡＳ信号を設けた回路構成
にしたものである。
この発明におけるＲＡＳ信号をメモリアレイごとに別々
に設けるという構成は、あるメモリアレイのビット機の
グリチマーン期間中に、別のメモリアレイ内のデ゛−夕
を読み出せるので、次のデータを早くアクセスできる。
に設けるという構成は、あるメモリアレイのビット機の
グリチマーン期間中に、別のメモリアレイ内のデ゛−夕
を読み出せるので、次のデータを早くアクセスできる。
以下、この発明の一実施例を図について説明するＯ
第１図はこの発明の一実施例である半導体記憶装置のブ
ロック図で、図中前記従来のものと同一符号は同一、又
は相当部分を示す。
ロック図で、図中前記従来のものと同一符号は同一、又
は相当部分を示す。
図において、ＲＡＳバッファはＲＡＳＩバッファ（５）
とＲＡＳ２バッファ（５つの２組が設けられ、それぞれ
外部入力信号ＲＡＳＩ、ＲＡＳ２１Ｃよって制御される
構成になっている。これに伜いＸデコーダ、センスアン
プ活性化信号発生器、センスアンプ＋工１０ゲート、メ
モリセルアレイも２組設けられ、それぞれ別々のＲＡＳ
信号によってデータの入出力が可能な構成を取っている
。Ｙデコーダ（４）は２Ｍのメモリセルアレイの中央に
設けられ、両方のェ／ｉゲートを制御する。
とＲＡＳ２バッファ（５つの２組が設けられ、それぞれ
外部入力信号ＲＡＳＩ、ＲＡＳ２１Ｃよって制御される
構成になっている。これに伜いＸデコーダ、センスアン
プ活性化信号発生器、センスアンプ＋工１０ゲート、メ
モリセルアレイも２組設けられ、それぞれ別々のＲＡＳ
信号によってデータの入出力が可能な構成を取っている
。Ｙデコーダ（４）は２Ｍのメモリセルアレイの中央に
設けられ、両方のェ／ｉゲートを制御する。
又、センスアンプ活性化信号発生器は２組あプ、ＲＡＳ
Ｉ、１（ＡＳ２それぞれに対応して発生する。
Ｉ、１（ＡＳ２それぞれに対応して発生する。
５１！２図は第１図の半辱体記１［装置の前作タイミン
グ波形図である。図１ＣＪｙ’いて、２つの外部ＰＡＳ
信ＪＰ！ｒＲＡ８１．ＲＡＳ２が、交互にＩＩ Ｌ １
１になるようなタイミング入力とすると、まず、ＲＡＳ
Ｉ信号がＩＩ Ｌｌｌになることによって、センスアン
プ活性化信号φｏ１が立ち上る。この時、アドレス選択
されているメモリセルのデータが増幅されて、データの
読み出しが行われる。
グ波形図である。図１ＣＪｙ’いて、２つの外部ＰＡＳ
信ＪＰ！ｒＲＡ８１．ＲＡＳ２が、交互にＩＩ Ｌ １
１になるようなタイミング入力とすると、まず、ＲＡＳ
Ｉ信号がＩＩ Ｌｌｌになることによって、センスアン
プ活性化信号φｏ１が立ち上る。この時、アドレス選択
されているメモリセルのデータが増幅されて、データの
読み出しが行われる。
続いてＲＡＳ２信号がＩＩＬｌｌになると、センスアン
プ活性化信号φｏ２が立ち上シ、もう一方のメモリセル
内の選択されているアドレスのメモリセルデータが増幅
され、データの読み出しが行われる。
プ活性化信号φｏ２が立ち上シ、もう一方のメモリセル
内の選択されているアドレスのメモリセルデータが増幅
され、データの読み出しが行われる。
この繰り返しによう順次データｔ−読み出して行く訳で
あるが、ここで注目すべき点は、メモリセルアレイを２
組設け、それぞれ、別の「ｉ信号によってデータを交互
ｖｃｋみ出す方法を取っているため、前のサイクルのピ
ッ）巌Ｂ Ｌのデータが十分にｌ／２７ｃｃ Ｋツーリ
チャージされていない時刻１こ、次のす、ｆり、ｌしで
もう一方のメモリセルアレイ内のテ゛−タを読み上せる
ということであ、ｂつそして、この別のセルデータを読
んでいる間に、前データのピッ１−４Ｅ Ｌに十分グリ
チャージできるため、次のデータを読み出すには十分な
時間が得られる。
あるが、ここで注目すべき点は、メモリセルアレイを２
組設け、それぞれ、別の「ｉ信号によってデータを交互
ｖｃｋみ出す方法を取っているため、前のサイクルのピ
ッ）巌Ｂ Ｌのデータが十分にｌ／２７ｃｃ Ｋツーリ
チャージされていない時刻１こ、次のす、ｆり、ｌしで
もう一方のメモリセルアレイ内のテ゛−タを読み上せる
ということであ、ｂつそして、この別のセルデータを読
んでいる間に、前データのピッ１−４Ｅ Ｌに十分グリ
チャージできるため、次のデータを読み出すには十分な
時間が得られる。
尚、上記実施例においてはメモリセルアレイを２組設寸
た場合について説明したが、３組以上の場合についても
同様である。
た場合について説明したが、３組以上の場合についても
同様である。
以上のようにこの発明によれば、２つの外部■Ａｓ信号
により、２組のメモリセルアレイ内のデータを別々に制
御することによって、高速アクセス七〜ドが可能となる
という効果がある。
により、２組のメモリセルアレイ内のデータを別々に制
御することによって、高速アクセス七〜ドが可能となる
という効果がある。
第１図はこの発明の一実施例である半導体記憶装置の回
路構成を示すブロック図、第２図に第１図の半導体記１
装置のデータの読み出しタイミング波形図、第３図は従
来の半導体記憶装置の回路構成を示すブロック図、第４
図は第３図に示されるメモリセルアレイ、センスアンプ
および工／３ゲートブロックの具体的構゛成を示す回路
図、第５図ｉ′１ＩＩｉ３図の半導体記憶装置のデータ
の読み出しタイミング波形図である。 図において、（１）、（１つはメモリセルアレイ、（２
）はアドレスバッファ、＋３）、（３つはＸデコーダ、
（４）はＹデコーダ、＋５）、（５つはＲＡＳバッフ７
、（６）はＣＡ８バフ７７、（７）、（７’）はセンス
アング＋Ｉ１０ゲート部、（８）、（８っけセンスアン
１活性化信号発生器を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
路構成を示すブロック図、第２図に第１図の半導体記１
装置のデータの読み出しタイミング波形図、第３図は従
来の半導体記憶装置の回路構成を示すブロック図、第４
図は第３図に示されるメモリセルアレイ、センスアンプ
および工／３ゲートブロックの具体的構゛成を示す回路
図、第５図ｉ′１ＩＩｉ３図の半導体記憶装置のデータ
の読み出しタイミング波形図である。 図において、（１）、（１つはメモリセルアレイ、（２
）はアドレスバッファ、＋３）、（３つはＸデコーダ、
（４）はＹデコーダ、＋５）、（５つはＲＡＳバッフ７
、（６）はＣＡ８バフ７７、（７）、（７’）はセンス
アング＋Ｉ１０ゲート部、（８）、（８っけセンスアン
１活性化信号発生器を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 行列状に配列された複数のメモリセルと、前記複数のメ
モリセルの列を設定するための複数ビット線対と、前記
複数のメモリセルの行を設定するための複数のフード、
とから構成されるメモリアレイ部が２つのグループで別
々に存在し、外部から与えられる行アドレスに応答して
前記複数のワード線の内の１本を選択する行デコーダが
、前記２グループのそれぞれのメモリアレイ部に別々に
設けられ、又、その行アドレスストローブ信号がそれぞ
れのグループ別に設けられた回路構成を有することを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2177018A JPH0467389A (ja) | 1990-07-02 | 1990-07-02 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2177018A JPH0467389A (ja) | 1990-07-02 | 1990-07-02 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0467389A true JPH0467389A (ja) | 1992-03-03 |
Family
ID=16023721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2177018A Pending JPH0467389A (ja) | 1990-07-02 | 1990-07-02 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0467389A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182869A (ja) * | 1984-02-29 | 1985-09-18 | Canon Inc | カラー画像信号処理装置 |
| WO1998014949A1 (de) * | 1996-09-30 | 1998-04-09 | Siemens Aktiengesellschaft | Dram |
| KR20180101821A (ko) * | 2017-03-06 | 2018-09-14 | 엘에스산전 주식회사 | 전자기기 고정용 브라켓 및 전자기기 고정 구조 |
-
1990
- 1990-07-02 JP JP2177018A patent/JPH0467389A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60182869A (ja) * | 1984-02-29 | 1985-09-18 | Canon Inc | カラー画像信号処理装置 |
| WO1998014949A1 (de) * | 1996-09-30 | 1998-04-09 | Siemens Aktiengesellschaft | Dram |
| USRE37930E1 (en) | 1996-09-30 | 2002-12-10 | Infineon Technologies Ag | DRAM including an address space divided into individual blocks having memory cells activated by row address signals |
| KR20180101821A (ko) * | 2017-03-06 | 2018-09-14 | 엘에스산전 주식회사 | 전자기기 고정용 브라켓 및 전자기기 고정 구조 |
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