JP2000076847A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
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- G11C5/00—Details of stores covered by group G11C11/00
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Computer Hardware Design (AREA)
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Abstract
(57)【要約】 （修正有）
【課題】 入/出力データ間のスキューを除去しレイア
ウト面積を減らし得る半導体メモリ装置を提供する。 【解決手段】 左右に配列される複数個のメモリセルア
レイブロックを具備する第１及び第２メモリセルアレイ
グループ10-1〜10-16と、列選択信号を前記第１及び第
２メモリセルアレイグループに印可する列アドレスデコ
ーダ16と、メモリセルアレイブロックの左右に配列され
る入/出力ライングループIOL0,IOLB0〜IOL15,IOLB15
と、メモリセルアレイグループの上下に配列される第１
ないし第４データ入/出力ライングループDIO0,DIOB0〜D
IO7,DIOB7と、入/出力ライングループからのデータを増
幅する入/出力センス増幅器14-1〜14-4と、データ入/出
力を制御するために、メモリセルアレイブロックの左右
に上下交互に配置されるデータ入/出力選択回路20-1〜2
018とを備える。
ウト面積を減らし得る半導体メモリ装置を提供する。 【解決手段】 左右に配列される複数個のメモリセルア
レイブロックを具備する第１及び第２メモリセルアレイ
グループ10-1〜10-16と、列選択信号を前記第１及び第
２メモリセルアレイグループに印可する列アドレスデコ
ーダ16と、メモリセルアレイブロックの左右に配列され
る入/出力ライングループIOL0,IOLB0〜IOL15,IOLB15
と、メモリセルアレイグループの上下に配列される第１
ないし第４データ入/出力ライングループDIO0,DIOB0〜D
IO7,DIOB7と、入/出力ライングループからのデータを増
幅する入/出力センス増幅器14-1〜14-4と、データ入/出
力を制御するために、メモリセルアレイブロックの左右
に上下交互に配置されるデータ入/出力選択回路20-1〜2
018とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に入/出力データ間のスキュー(skew)を除去
し、レイアウトの面積を減らし得る半導体メモリ装置に
関するものである。
係り、特に入/出力データ間のスキュー(skew)を除去
し、レイアウトの面積を減らし得る半導体メモリ装置に
関するものである。
【０００２】
【従来の技術】半導体メモリ装置の容量が増加するに従
って、メモリセルアレイブロックの数が増加し、メモリ
セルアレイを制御するための周辺回路の数も増加してい
る。一方、半導体メモリ装置の容量が増加すると、メモ
リセルアレイブロックが占めているレイアウトの面積を
減らすことは可能であるが、周辺回路のレイアウトの面
積を減らすには限界がある。従って、従来の半導体メモ
リ装置のレイアウト方法を高容量の半導体メモリ装置に
そのまま使用すると、半導体メモリ装置の全体的なレイ
アウトの面積は減らすことができないという問題点があ
った。
って、メモリセルアレイブロックの数が増加し、メモリ
セルアレイを制御するための周辺回路の数も増加してい
る。一方、半導体メモリ装置の容量が増加すると、メモ
リセルアレイブロックが占めているレイアウトの面積を
減らすことは可能であるが、周辺回路のレイアウトの面
積を減らすには限界がある。従って、従来の半導体メモ
リ装置のレイアウト方法を高容量の半導体メモリ装置に
そのまま使用すると、半導体メモリ装置の全体的なレイ
アウトの面積は減らすことができないという問題点があ
った。
【０００３】図６は、従来の半導体メモリ装置の１つの
レイアウト方法を示すブロック図である。
レイアウト方法を示すブロック図である。
【０００４】メモリセルアレイブロック10-1,10-2,…,1
0-16、入/出力選択回路12-1,12-2,…12-17,12-18、入/
出力センス増幅器14-1,14-2,14-3,14-4、列アドレスデ
コーダ16、及び入/出力パッドDQ0,DQ1,…,DQ14,DQ15か
らなっている。
0-16、入/出力選択回路12-1,12-2,…12-17,12-18、入/
出力センス増幅器14-1,14-2,14-3,14-4、列アドレスデ
コーダ16、及び入/出力パッドDQ0,DQ1,…,DQ14,DQ15か
らなっている。
【０００５】以下、図６に示した回路のレイアウトを説
明する。
明する。
【０００６】メモリセルアレイブロック10-1,10-2,…,1
0-16は、左右の２つのグループに分けられ、それぞれの
ブロックは左右に縦方向に並んで配置されている。列ア
ドレスデコーダ16は、左右のメモリセルアレイのグルー
プの中央部に位置する。入/出力ライン対IOL,IOLBは、
メモリセルアレイブロックの左右に２対ずつ配置されて
いる。そして、メモリセルアレイブロックの間に位置し
ている入/出力ライン対は共有のライン対である。例え
ば、メモリセルアレイブロック10-1とメモリセルアレイ
ブロック10-2との間に位置する入/出力ライン対IOL2/B
2、IOL3/B3は、２ブロック10-1,10-2が共有する入/出力
ライン対である。
0-16は、左右の２つのグループに分けられ、それぞれの
ブロックは左右に縦方向に並んで配置されている。列ア
ドレスデコーダ16は、左右のメモリセルアレイのグルー
プの中央部に位置する。入/出力ライン対IOL,IOLBは、
メモリセルアレイブロックの左右に２対ずつ配置されて
いる。そして、メモリセルアレイブロックの間に位置し
ている入/出力ライン対は共有のライン対である。例え
ば、メモリセルアレイブロック10-1とメモリセルアレイ
ブロック10-2との間に位置する入/出力ライン対IOL2/B
2、IOL3/B3は、２ブロック10-1,10-2が共有する入/出力
ライン対である。
【０００７】第１データライン対(DIOL0,DIOLBO),…,(D
IOL3/B3)のグループは、第１メモリセルアレイブロック
の上部に横方向に配置されている。第２データライン対
(DIOL4,DIOLB4),…,(DIOL7,DIOLB7)のグループは、第１
データライン対の上部に横方向に配置されている。同様
に、第３データ入/出力ライン対(DIOL8,DIOLB8),…,(DI
OL11/B11)のグループは、第２メモリセルアレイブロッ
クの上部に横方向に配置されている。第４データ入/出
力ライン対(DIOL12,DIOLB12),…,(DIOL15,DIOLB15)のグ
ループは、第３データ入/出力ライン対(DIOL8,DIOLB8),
…,(DIOL11,DIOLB11）のグループの上部に横方向に配置
されている。
IOL3/B3)のグループは、第１メモリセルアレイブロック
の上部に横方向に配置されている。第２データライン対
(DIOL4,DIOLB4),…,(DIOL7,DIOLB7)のグループは、第１
データライン対の上部に横方向に配置されている。同様
に、第３データ入/出力ライン対(DIOL8,DIOLB8),…,(DI
OL11/B11)のグループは、第２メモリセルアレイブロッ
クの上部に横方向に配置されている。第４データ入/出
力ライン対(DIOL12,DIOLB12),…,(DIOL15,DIOLB15)のグ
ループは、第３データ入/出力ライン対(DIOL8,DIOLB8),
…,(DIOL11,DIOLB11）のグループの上部に横方向に配置
されている。
【０００８】第１データ入/出力選択回路(12-1,12-2,
…,12-9)のグループは、第１メモリセルアレイブロック
のグループと第１データ入/出力ラインのグループとの
間に配置されている。第２データ入/出力選択回路のグ
ループは、第２メモリセルアレイブロックのグループと
第３データ入/出力ライン対のグループとの間に配置さ
れている。入/出力センス増幅器14-1,14-3は、それぞれ
第１及び第３データ入/出力ライン対のグループの左右
側に連結されている。入/出力センス増幅器14-2,14-4
は、それぞれ第２及び第４データ入/出力ライン対のグ
ループの左右側に連結されている。第１データ入/出力
パッドDQ0,DQ1,DQ2,DQ3,DQ8,DQ9,DQ10,DQ11のグループ
は、上方に右側に偏って横方向に順に配列され、第２デ
ータ入/出力パッドDQ4,DQ5,DQ6,DQ7,DQ12,DQ13,DQ14,DQ
15のグループは、下方に右側に偏って横方向に順に配列
されている。
…,12-9)のグループは、第１メモリセルアレイブロック
のグループと第１データ入/出力ラインのグループとの
間に配置されている。第２データ入/出力選択回路のグ
ループは、第２メモリセルアレイブロックのグループと
第３データ入/出力ライン対のグループとの間に配置さ
れている。入/出力センス増幅器14-1,14-3は、それぞれ
第１及び第３データ入/出力ライン対のグループの左右
側に連結されている。入/出力センス増幅器14-2,14-4
は、それぞれ第２及び第４データ入/出力ライン対のグ
ループの左右側に連結されている。第１データ入/出力
パッドDQ0,DQ1,DQ2,DQ3,DQ8,DQ9,DQ10,DQ11のグループ
は、上方に右側に偏って横方向に順に配列され、第２デ
ータ入/出力パッドDQ4,DQ5,DQ6,DQ7,DQ12,DQ13,DQ14,DQ
15のグループは、下方に右側に偏って横方向に順に配列
されている。
【０００９】以下、上述のようなレイアウトを有する半
導体メモリ装置の各部の機能を説明する。
導体メモリ装置の各部の機能を説明する。
【００１０】メモリセルアレイブロック10-1,10-2,…,1
0-16は、ブロック選択制御信号C0,C1,C2,C3に応じて左
右にそれぞれ２個ずつのブロックが選択されて、入/出
力ライン対に伝送されたデータをビットライン対（図示
せず）に伝送するか、又はビットライン対に伝送された
データを入/出力ライン対に伝送する。一般に、ブロッ
ク選択制御信号は行アドレス信号を用いて発生されるよ
うになっているが、ブロック選択制御信号C0,C1,C2,C3
を発生するためには２ビットの行アドレスが必要であ
る。列アドレスデコーダ16は、列アドレスをデコーディ
ングして列アドレス選択信号Y0,Y1,…,Ynを発生する。
0-16は、ブロック選択制御信号C0,C1,C2,C3に応じて左
右にそれぞれ２個ずつのブロックが選択されて、入/出
力ライン対に伝送されたデータをビットライン対（図示
せず）に伝送するか、又はビットライン対に伝送された
データを入/出力ライン対に伝送する。一般に、ブロッ
ク選択制御信号は行アドレス信号を用いて発生されるよ
うになっているが、ブロック選択制御信号C0,C1,C2,C3
を発生するためには２ビットの行アドレスが必要であ
る。列アドレスデコーダ16は、列アドレスをデコーディ
ングして列アドレス選択信号Y0,Y1,…,Ynを発生する。
【００１１】データ入/出力選択回路12-1,12-2は、ライ
ト命令に応じて、第１データ入/出力ライン対(DIOL0,DI
OLB0),(DIOL1,DIOLB1),(DIOL2,DIOLB2),(DIOL3,DIOLB3)
のグループのデータを入/出力ライン対(IOL0,IOLBO),(I
OL1,IOLB1),(IOL2,IOLB2),(IOL3,IOLB3)にそれぞれ伝送
するか、又はリード命令に応じて入/出力ライン対(IOL
0,IOLB0),(IOL1,IOLB1),(IOL2,IOLB2),(IOL3,IOLB3)の
データを第１データ入/出力ライン対(DIOL0,DIOLB0),(D
IOL1,DIOLB1),(DIOL2,DIOLB2),(DIOL3,DIOLB3)のグルー
プにそれぞれ伝送する。即ち、データ入/出力選択回路
は、データ入/出力ライン対と入/出力ライン対との間の
データの伝送を制御する。データ入/出力選択回路12-5,
12-14は、メモリセルアレイブロック10-4,10-5と第１デ
ータ入/出力ライン対の各グループ間、及びメモリセル
アレイブロック10-12,10-13と第３データ入/出力ライン
対の各グループ間にそれぞれ位置して、メモリセルアレ
イブロック10-4が選択されるときは入/出力ライン対IOL
O/BO,IOL1/B1をデータ入/出力ライン対DIOL0/B0,DIOL1/
B1にそれぞれ連結し、メモリセルアレイブロック10-5が
選択されるときは入/出力ライン対IOL4/B4,IOL5/B5をデ
ータ入/出力ライン対DIOL4/B4,DIOL5/B5にそれぞれ連結
する。残りのデータ入/出力選択回路の動作は、上述の
データ入/出力選択回路の説明を参照すると容易に理解
される。データ入/出力選択回路12-1,12-2,…,12-18を
イネーブルするための信号は、ブロック選択信号C0,C1,
C2,C3とリード、ライト命令を組み合わせて選択された
メモリセルアレイブロックの左右の２対の入/出力選択
回路が選択されるように発生される。
ト命令に応じて、第１データ入/出力ライン対(DIOL0,DI
OLB0),(DIOL1,DIOLB1),(DIOL2,DIOLB2),(DIOL3,DIOLB3)
のグループのデータを入/出力ライン対(IOL0,IOLBO),(I
OL1,IOLB1),(IOL2,IOLB2),(IOL3,IOLB3)にそれぞれ伝送
するか、又はリード命令に応じて入/出力ライン対(IOL
0,IOLB0),(IOL1,IOLB1),(IOL2,IOLB2),(IOL3,IOLB3)の
データを第１データ入/出力ライン対(DIOL0,DIOLB0),(D
IOL1,DIOLB1),(DIOL2,DIOLB2),(DIOL3,DIOLB3)のグルー
プにそれぞれ伝送する。即ち、データ入/出力選択回路
は、データ入/出力ライン対と入/出力ライン対との間の
データの伝送を制御する。データ入/出力選択回路12-5,
12-14は、メモリセルアレイブロック10-4,10-5と第１デ
ータ入/出力ライン対の各グループ間、及びメモリセル
アレイブロック10-12,10-13と第３データ入/出力ライン
対の各グループ間にそれぞれ位置して、メモリセルアレ
イブロック10-4が選択されるときは入/出力ライン対IOL
O/BO,IOL1/B1をデータ入/出力ライン対DIOL0/B0,DIOL1/
B1にそれぞれ連結し、メモリセルアレイブロック10-5が
選択されるときは入/出力ライン対IOL4/B4,IOL5/B5をデ
ータ入/出力ライン対DIOL4/B4,DIOL5/B5にそれぞれ連結
する。残りのデータ入/出力選択回路の動作は、上述の
データ入/出力選択回路の説明を参照すると容易に理解
される。データ入/出力選択回路12-1,12-2,…,12-18を
イネーブルするための信号は、ブロック選択信号C0,C1,
C2,C3とリード、ライト命令を組み合わせて選択された
メモリセルアレイブロックの左右の２対の入/出力選択
回路が選択されるように発生される。
【００１２】入/出力センス増幅器14-1は、データ入/出
力ライン対DIOL0/B0,DIOL1/B1,DIOL2/B2,DIOL3/B3に伝
送されるデータを増幅してデータ入/出力パッドDQ0,DQ
1,DQ2,DQ3にそれぞれ出力するか、データ入/出力パッド
DQ0,DQ1,DQ2,DQ3に入力されるデータを増幅してデータ
入/出力ライン対DIOL0/B0,DIOL1/B1,DIOL2/B2,DIOL3/B3
に伝送する。そして、図示していないが、入/出力セン
ス増幅器とデータ入/出力パッドの間には、データ入/出
力バッファがそれぞれ連結されている。残りの入/出力
センス増幅器14-2,14-3,14-4の機能は、入/出力センス
増幅器14-1の説明と同様である。
力ライン対DIOL0/B0,DIOL1/B1,DIOL2/B2,DIOL3/B3に伝
送されるデータを増幅してデータ入/出力パッドDQ0,DQ
1,DQ2,DQ3にそれぞれ出力するか、データ入/出力パッド
DQ0,DQ1,DQ2,DQ3に入力されるデータを増幅してデータ
入/出力ライン対DIOL0/B0,DIOL1/B1,DIOL2/B2,DIOL3/B3
に伝送する。そして、図示していないが、入/出力セン
ス増幅器とデータ入/出力パッドの間には、データ入/出
力バッファがそれぞれ連結されている。残りの入/出力
センス増幅器14-2,14-3,14-4の機能は、入/出力センス
増幅器14-1の説明と同様である。
【００１３】以下、上述のように構成された半導体メモ
リ装置の動作を説明する。
リ装置の動作を説明する。
【００１４】リード動作の実行の時、列アドレスデコー
ダ16が列アドレスをデコーディングして列選択信号Y1,Y
2,…,Ynを発生する。一方、ブロック制御信号COがイネ
ーブルされてメモリセルアレイブロック10-1,10-5,10-1
2,10-16が選択された場合は、メモリセルアレイブロッ
ク10-1のワードライン及び列選択信号により選択された
該当メモリセルからのデータが、メモリセルアレイブロ
ック10-1の左右に位置した入/出力ライン対IOLO/BO,IOL
1/B1,IOL2/B2,IOL3/B3に伝送される。
ダ16が列アドレスをデコーディングして列選択信号Y1,Y
2,…,Ynを発生する。一方、ブロック制御信号COがイネ
ーブルされてメモリセルアレイブロック10-1,10-5,10-1
2,10-16が選択された場合は、メモリセルアレイブロッ
ク10-1のワードライン及び列選択信号により選択された
該当メモリセルからのデータが、メモリセルアレイブロ
ック10-1の左右に位置した入/出力ライン対IOLO/BO,IOL
1/B1,IOL2/B2,IOL3/B3に伝送される。
【００１５】データ入/出力選択回路12-1は、入/出力ラ
イン対IOLO/B0,IOL1/B1,IOL2/B2,IOL3/B3に伝送された
データを、データ入/出力ライン対DIOL0/B0,DIOL1/B1,D
IOL2/B2,DIOL3/B3にそれぞれ伝送する。又、メモリセル
アレイブロック10-4のワードライン及び列選択信号によ
り選択された該当メモリセルからのデータが、メモリセ
ルアレイブロック10-5の左右に位置した入/出力ライン
対IOL4/B4,IOL5/B5,IOL6/B6,IOL7/B7にそれぞれ伝送さ
れる。データ入/出力選択回路12-5は入/出力ライン対IO
L4/B4,IOL5/B5,IOL6/B6,IOL7/B7に伝送されたデータを
データ入/出力ライン対DIOL4/B4,DIOL5/B5,DIOL6/B6,DI
OL7/B7にそれぞれ伝送する。右側に位置したメモリセル
アレイブロック10-12,10-16及びデータ入/出力選択回路
12-14,12-18も同様な動作を行って該当メモリセルのデ
ータをデータ入/出力ライン対DIO8/B8,DIO9/B9,DIO10/B
10,DIO11/B11,DIO12/B12,DIO13/B13,DIO14/B14,DIO15/B
15にそれぞれ伝送する。
イン対IOLO/B0,IOL1/B1,IOL2/B2,IOL3/B3に伝送された
データを、データ入/出力ライン対DIOL0/B0,DIOL1/B1,D
IOL2/B2,DIOL3/B3にそれぞれ伝送する。又、メモリセル
アレイブロック10-4のワードライン及び列選択信号によ
り選択された該当メモリセルからのデータが、メモリセ
ルアレイブロック10-5の左右に位置した入/出力ライン
対IOL4/B4,IOL5/B5,IOL6/B6,IOL7/B7にそれぞれ伝送さ
れる。データ入/出力選択回路12-5は入/出力ライン対IO
L4/B4,IOL5/B5,IOL6/B6,IOL7/B7に伝送されたデータを
データ入/出力ライン対DIOL4/B4,DIOL5/B5,DIOL6/B6,DI
OL7/B7にそれぞれ伝送する。右側に位置したメモリセル
アレイブロック10-12,10-16及びデータ入/出力選択回路
12-14,12-18も同様な動作を行って該当メモリセルのデ
ータをデータ入/出力ライン対DIO8/B8,DIO9/B9,DIO10/B
10,DIO11/B11,DIO12/B12,DIO13/B13,DIO14/B14,DIO15/B
15にそれぞれ伝送する。
【００１６】入/出力センス増幅器14-1,14-2,14-3,14-4
はデータ入/出力ライン対DIO0/B0,DI01/B1,…,DIO15/B1
5のデータをそれぞれデータ入/出力パッドDQ0,DQ1,…,D
Q15に伝送する。
はデータ入/出力ライン対DIO0/B0,DI01/B1,…,DIO15/B1
5のデータをそれぞれデータ入/出力パッドDQ0,DQ1,…,D
Q15に伝送する。
【００１７】ライト動作は、上述のリード動作のデータ
処理経路と反対方向に行われる。
処理経路と反対方向に行われる。
【００１８】図６に示した半導体メモリ装置のレイアウ
ト方法は、データ入/出力選択回路、データ入/出力ライ
ン対、及び入/出力センス増幅器をメモリセルアレイブ
ロックの上方に寄せて配置することによりレイアウトの
面積が増加し、又、入/出力センス増幅器とデータ入/出
力パッドとの間のデータラインの長さの差による入/出
力データ間のスキューが発生するという問題点があっ
た。
ト方法は、データ入/出力選択回路、データ入/出力ライ
ン対、及び入/出力センス増幅器をメモリセルアレイブ
ロックの上方に寄せて配置することによりレイアウトの
面積が増加し、又、入/出力センス増幅器とデータ入/出
力パッドとの間のデータラインの長さの差による入/出
力データ間のスキューが発生するという問題点があっ
た。
【００１９】図７は、従来の半導体メモリ装置の他の１
つのレイアウトを示すブロック図である。
つのレイアウトを示すブロック図である。
【００２０】メモリセルアレイブロック(18-1,18-2),(1
8-3,18-4),…,(18-31,18-32)、列アドレスデコーダ16-
1,16-2、データ入/出力選択回路12-1,12-2,…,12-36、
及び入/出力センス増幅器14-1,14-2,14-3,14-4からなっ
ている。メモリセルアレイブロック18-1,18-2の構成
は、図６に示したメモリセルアレイブロック10-1の構成
と同様であるが、但し、上下に分離されていることを示
すように別の番号を付している。同様に、残りのメモリ
セルアレイブロックの構成も、図６に示した残りのメモ
リセルアレイブロックの構成と同様であるが、但し上下
に分離されていることを示すために別の番号を付してい
る。
8-3,18-4),…,(18-31,18-32)、列アドレスデコーダ16-
1,16-2、データ入/出力選択回路12-1,12-2,…,12-36、
及び入/出力センス増幅器14-1,14-2,14-3,14-4からなっ
ている。メモリセルアレイブロック18-1,18-2の構成
は、図６に示したメモリセルアレイブロック10-1の構成
と同様であるが、但し、上下に分離されていることを示
すように別の番号を付している。同様に、残りのメモリ
セルアレイブロックの構成も、図６に示した残りのメモ
リセルアレイブロックの構成と同様であるが、但し上下
に分離されていることを示すために別の番号を付してい
る。
【００２１】以下、図７に示した半導体メモリ装置のレ
イアウトを説明する。
イアウトを説明する。
【００２２】メモリセルアレイブロック(18-1,18-2),(1
8-3,18-4),…,(18-31,18-32)は、左右の２グループに分
けられ、それぞれのグループは左右に縦方向に並列に配
置されている。列アドレスデコーダ16-1,16-2は、左右
に位置したメモリセルアレイブロックのグループの中央
部に位置し、それぞれ上下のメモリセルアレイブロック
を制御する。入/出力ライン対IOL,IOLBは、上下のメモ
リセルアレイブロックの左右に２対ずつ配置されてい
る。そして、メモリセルアレイブロック間に位置する入
/出力ライン対は、共有のライン対である。
8-3,18-4),…,(18-31,18-32)は、左右の２グループに分
けられ、それぞれのグループは左右に縦方向に並列に配
置されている。列アドレスデコーダ16-1,16-2は、左右
に位置したメモリセルアレイブロックのグループの中央
部に位置し、それぞれ上下のメモリセルアレイブロック
を制御する。入/出力ライン対IOL,IOLBは、上下のメモ
リセルアレイブロックの左右に２対ずつ配置されてい
る。そして、メモリセルアレイブロック間に位置する入
/出力ライン対は、共有のライン対である。
【００２３】例えば、上側のメモリセルアレイブロック
18-1と上側のメモリセルアレイブロック18-3との間に位
置する入/出力ライン対IOL2/B2,IOL3/B3、及び下側のメ
モリセルアレイブロック18-1と下側のメモリセルアレイ
ブロック18-4との間に位置する入/出力ライン対IOL6/B
6,IOL7/B7は、２ブロックが共有する入/出力ライン対で
ある。第１データ入/出力ライン対(DIOL0,DIOLB0),…,
(DIOL3/B3)のグループは、第１メモリセルアレイブロッ
クの上部に横方向に配置されている。第２データ入/出
力ライン対(DIOL4,DIOLB4),…,(DIOL7,DIOLB7）のグル
ープは、第１メモリセルアレイブロックの下部に横方向
に配置されている。同様に、第３データ入/出力ライン
対(DIOL8,DIOLB8),…,(DIOL11,DIOLB11)は、第２メモリ
セルアレイブロックの上部に横方向に配置されている。
第４データ入/出力ライン対(DIOL12,DIOLB12),…,(DIOL
15,DIOLB15)のグループは、第２メモリセルアレイブロ
ックの下部に横方向に配置されている。
18-1と上側のメモリセルアレイブロック18-3との間に位
置する入/出力ライン対IOL2/B2,IOL3/B3、及び下側のメ
モリセルアレイブロック18-1と下側のメモリセルアレイ
ブロック18-4との間に位置する入/出力ライン対IOL6/B
6,IOL7/B7は、２ブロックが共有する入/出力ライン対で
ある。第１データ入/出力ライン対(DIOL0,DIOLB0),…,
(DIOL3/B3)のグループは、第１メモリセルアレイブロッ
クの上部に横方向に配置されている。第２データ入/出
力ライン対(DIOL4,DIOLB4),…,(DIOL7,DIOLB7）のグル
ープは、第１メモリセルアレイブロックの下部に横方向
に配置されている。同様に、第３データ入/出力ライン
対(DIOL8,DIOLB8),…,(DIOL11,DIOLB11)は、第２メモリ
セルアレイブロックの上部に横方向に配置されている。
第４データ入/出力ライン対(DIOL12,DIOLB12),…,(DIOL
15,DIOLB15)のグループは、第２メモリセルアレイブロ
ックの下部に横方向に配置されている。
【００２４】第１データ入/出力選択回路12-1,12-1,…,
12-9のグループは、第１メモリセルアレイブロックのグ
ループと第１データ入/出力ライン対のグループとの間
に配置されている。第３データ入/出力選択回路12-10,1
2-11,…,12-18のグループは、第２メモリセルアレイブ
ロックのグループと第３データ入/出力ライン対のグル
ープとの間に配置されている。第２データ入/出力選択
回路12-19,12-20,…,12-27のグループは、第１メモリセ
ルアレイブロックのグループと第２データ入/出力ライ
ン対のグループとの間に配置されている。第４データ入
/出力選択回路12-28,12-29,….,12-36のグループは、第
２メモリセルアレイブロックのグループと第４データ入
/出力ライン対のグループの間に配置されている。
12-9のグループは、第１メモリセルアレイブロックのグ
ループと第１データ入/出力ライン対のグループとの間
に配置されている。第３データ入/出力選択回路12-10,1
2-11,…,12-18のグループは、第２メモリセルアレイブ
ロックのグループと第３データ入/出力ライン対のグル
ープとの間に配置されている。第２データ入/出力選択
回路12-19,12-20,…,12-27のグループは、第１メモリセ
ルアレイブロックのグループと第２データ入/出力ライ
ン対のグループとの間に配置されている。第４データ入
/出力選択回路12-28,12-29,….,12-36のグループは、第
２メモリセルアレイブロックのグループと第４データ入
/出力ライン対のグループの間に配置されている。
【００２５】入/出力センス増幅器14-1,14-3は、それぞ
れ第１及び第３データ入/出力ライン対のグループの右
側に連結されている。入/出力センス増幅器14-2,14-4
は、それぞれ第２及び第４データ入/出力ライン対のグ
ループの左側に連結されている。第１データ入/出力パ
ッドDQ0,DQ1,DQ2,DQ3,DQ8,DQ9,DQ10,DQ11のグループ
は、上方に右側に偏って横方向に順に配列され、第２デ
ータ入/出力パッドDQ4,DQ5,DQ6,DQ7,DQ12,DQ13,DQ14,DQ
15のグループは、下方の右側に偏って横方向に順に配列
されている。即ち、図７に示した回路のレイアウトで
は、上下が対称に配置されている。
れ第１及び第３データ入/出力ライン対のグループの右
側に連結されている。入/出力センス増幅器14-2,14-4
は、それぞれ第２及び第４データ入/出力ライン対のグ
ループの左側に連結されている。第１データ入/出力パ
ッドDQ0,DQ1,DQ2,DQ3,DQ8,DQ9,DQ10,DQ11のグループ
は、上方に右側に偏って横方向に順に配列され、第２デ
ータ入/出力パッドDQ4,DQ5,DQ6,DQ7,DQ12,DQ13,DQ14,DQ
15のグループは、下方の右側に偏って横方向に順に配列
されている。即ち、図７に示した回路のレイアウトで
は、上下が対称に配置されている。
【００２６】以下、図７に示したブロック図の各部機能
を説明する。
を説明する。
【００２７】上下の列アドレスデコーダ16-1,16-2が同
様に動作して、左右側の２個ずつのメモリセルアレイブ
ロックをイネーブルする。例えば、ブロック制御信号C0
がイネーブルされて左右側のメモリセルアレイブロック
(18-1,18-2),(18-9,18-10),(18-23,18-24),(18-31,18-3
2)が選択された場合は、左側のデータ入/出力選択回路1
2-1,12-2,12-19,12-20,12-5,12-6,12-23,12-24と右側の
データ入/出力選択回路12-13,12-14,12-31,12-32,12-1
7,12-18,12-35,12-36により、データ入/出力ライン対に
データが伝送される。ところが、この場合、データ入/
出力選択回路が共に動作すると、データ入/出力ライン
対においてデータの衝突が発生するので、上方又は下方
の一対のデータ入/出力選択回路だけが動作するように
制御される。例えば、左側のデータ入/出力選択回路12-
1,12-2と12-23,13-24、及び右側のデータ入/出力選択回
路12-17,12-18と12-31,12-32が動作するか、又は左側の
データ入/出力選択回路12-19,12-20と12-5,12-6、及び
右側のデータ入/出力選択回路12-35,12-36と12-13,12-1
4が動作するようになる。
様に動作して、左右側の２個ずつのメモリセルアレイブ
ロックをイネーブルする。例えば、ブロック制御信号C0
がイネーブルされて左右側のメモリセルアレイブロック
(18-1,18-2),(18-9,18-10),(18-23,18-24),(18-31,18-3
2)が選択された場合は、左側のデータ入/出力選択回路1
2-1,12-2,12-19,12-20,12-5,12-6,12-23,12-24と右側の
データ入/出力選択回路12-13,12-14,12-31,12-32,12-1
7,12-18,12-35,12-36により、データ入/出力ライン対に
データが伝送される。ところが、この場合、データ入/
出力選択回路が共に動作すると、データ入/出力ライン
対においてデータの衝突が発生するので、上方又は下方
の一対のデータ入/出力選択回路だけが動作するように
制御される。例えば、左側のデータ入/出力選択回路12-
1,12-2と12-23,13-24、及び右側のデータ入/出力選択回
路12-17,12-18と12-31,12-32が動作するか、又は左側の
データ入/出力選択回路12-19,12-20と12-5,12-6、及び
右側のデータ入/出力選択回路12-35,12-36と12-13,12-1
4が動作するようになる。
【００２８】このような動作を制御する方法は、図６に
示した列アドレスデコーダが９ビットの列アドレスの入
力を受けて512個の列選択信号を発生する場合に、図７
の列アドレスデコーダ16-1,16-2のそれぞれは８ビット
の列アドレスの入力を受けてて256個の列選択信号を発
生する。従って、１ビットの列アドレスが残され、前記
１ビットの列アドレスを用いてデータ入/出力選択回路
を制御するための信号を発生する。
示した列アドレスデコーダが９ビットの列アドレスの入
力を受けて512個の列選択信号を発生する場合に、図７
の列アドレスデコーダ16-1,16-2のそれぞれは８ビット
の列アドレスの入力を受けてて256個の列選択信号を発
生する。従って、１ビットの列アドレスが残され、前記
１ビットの列アドレスを用いてデータ入/出力選択回路
を制御するための信号を発生する。
【００２９】図７に示した半導体メモリ装置のリード及
びライト動作は、上述した機能の説明を参照すれば容易
に理解されるだろう。
びライト動作は、上述した機能の説明を参照すれば容易
に理解されるだろう。
【００３０】図７に示した半導体メモリ装置のレイアウ
ト方法は、データ入/出力選択回路、及びデータ入/出力
ライン対、並びに入/出力センス増幅器が上下に対称に
配置されているので、データライン負荷を減らすことが
できるし、入/出力センス増幅器とデータ入/出力パッド
との間のデータライン長さの差によるスキューが発生し
ない。
ト方法は、データ入/出力選択回路、及びデータ入/出力
ライン対、並びに入/出力センス増幅器が上下に対称に
配置されているので、データライン負荷を減らすことが
できるし、入/出力センス増幅器とデータ入/出力パッド
との間のデータライン長さの差によるスキューが発生し
ない。
【００３１】
【発明が解決しようとする課題】然るに、従来の半導体
メモリ装置の前記第１のレイアウト方法は、リードの動
作時に入/出力ライン対のデータを選択されたデータ入/
出力ライン対に伝送し、又はライトの動作時にデータ入
/出力ライン対のデータを選択された入／出力ライン対
に伝送するために、データ入/出力選択回路が共に一方
向に偏って配置されているので、周辺回路のレイアウト
の面積を減らすのに限界があった。
メモリ装置の前記第１のレイアウト方法は、リードの動
作時に入/出力ライン対のデータを選択されたデータ入/
出力ライン対に伝送し、又はライトの動作時にデータ入
/出力ライン対のデータを選択された入／出力ライン対
に伝送するために、データ入/出力選択回路が共に一方
向に偏って配置されているので、周辺回路のレイアウト
の面積を減らすのに限界があった。
【００３２】又、データ入/出力選択回路が共に上方(TO
P)に位置するため、上方(TOP)に位置されたデータ入/出
力パッドと下方(BOTTOM)に位置されたデータ入/出力パ
ッドとの間にはデータ伝送ラインの長さの差に従う入/
出力データ間のスキューを避けることができず、下方の
データ入/出力信号はデータ伝送線路の長さが長くて速
度が遅延されるという問題点があった。
P)に位置するため、上方(TOP)に位置されたデータ入/出
力パッドと下方(BOTTOM)に位置されたデータ入/出力パ
ッドとの間にはデータ伝送ラインの長さの差に従う入/
出力データ間のスキューを避けることができず、下方の
データ入/出力信号はデータ伝送線路の長さが長くて速
度が遅延されるという問題点があった。
【００３３】従来の半導体メモリ装置の前記第２のレイ
アウト方法は、列アドレスデコーダーを上方と下方とに
区分してそれぞれ制御するように構成されている。つま
り、データ入/出力を制御するための入/出力選択回路が
上方と下方に対称に構成されている。このため、データ
伝送ラインの長さの差による入/出力データ間のスキュ
ーを避けることが出来るし、データ入/出力ラインのロ
ーディング(loading)を半分に減らすようになる。
アウト方法は、列アドレスデコーダーを上方と下方とに
区分してそれぞれ制御するように構成されている。つま
り、データ入/出力を制御するための入/出力選択回路が
上方と下方に対称に構成されている。このため、データ
伝送ラインの長さの差による入/出力データ間のスキュ
ーを避けることが出来るし、データ入/出力ラインのロ
ーディング(loading)を半分に減らすようになる。
【００３４】しかしながら、この方法は、データ入/出
力選択回路が上方と下方に対称に存在することにより周
辺回路のレイアウト面積が大きくなり、よって、半導体
メモリ装置の全体的なレイアウトの面積も大きくなると
いう問題点があった。
力選択回路が上方と下方に対称に存在することにより周
辺回路のレイアウト面積が大きくなり、よって、半導体
メモリ装置の全体的なレイアウトの面積も大きくなると
いう問題点があった。
【００３５】本発明の目的は、入/出力データ間のスキ
ューを除去しレイアウト面積を減らし得る半導体メモリ
装置を提供することにある。
ューを除去しレイアウト面積を減らし得る半導体メモリ
装置を提供することにある。
【００３６】
【課題を解決するための手段】このような目的を達成す
るための本発明の半導体メモリ装置は、左右に配列され
る複数個のメモリセルアレイブロックを具備する第１及
び第２メモリセルアレイグループと、前記第１及び第２
メモリセルアレイグループのブロックと同様の方向に配
置され、列アドレスをデコーディングして発生される列
選択信号を前記第１及び第２メモリセルアレイグループ
に印可する列アドレスデコーダと、前記複数個のメモリ
セルアレイブロックのそれぞれの左右に配列される所定
数の入/出力ライン対を具備する複数の入/出力ライング
ループと、前記第１及び第２のメモリセルアレイグルー
プの上下にそれぞれ配列される所定数のデータ入/出力
ラインを具備する第１、第２、第３及び第４データ入/
出力ライングループと、前記第１、第２、第３、及び第
４データ入/出力ライングループからのデータをそれぞ
れ増幅して伝送し、前記第１、第２、第３及び第４デー
タ入/出力ライングループへデータをそれぞれ増幅して
伝送する第１、第２、第３及び第４データ入/出力セン
ス増幅手段と、前記複数の入/出力ライングループと前
記第１、第２、第３、第４データ入/出力ライングルー
プとの間のデータ入/出力を制御するために、前記複数
個のメモリセルアレイブロックの左右に上下交互に配置
される複数のデータ入/出力選択回路とを備えることを
特徴とする。
るための本発明の半導体メモリ装置は、左右に配列され
る複数個のメモリセルアレイブロックを具備する第１及
び第２メモリセルアレイグループと、前記第１及び第２
メモリセルアレイグループのブロックと同様の方向に配
置され、列アドレスをデコーディングして発生される列
選択信号を前記第１及び第２メモリセルアレイグループ
に印可する列アドレスデコーダと、前記複数個のメモリ
セルアレイブロックのそれぞれの左右に配列される所定
数の入/出力ライン対を具備する複数の入/出力ライング
ループと、前記第１及び第２のメモリセルアレイグルー
プの上下にそれぞれ配列される所定数のデータ入/出力
ラインを具備する第１、第２、第３及び第４データ入/
出力ライングループと、前記第１、第２、第３、及び第
４データ入/出力ライングループからのデータをそれぞ
れ増幅して伝送し、前記第１、第２、第３及び第４デー
タ入/出力ライングループへデータをそれぞれ増幅して
伝送する第１、第２、第３及び第４データ入/出力セン
ス増幅手段と、前記複数の入/出力ライングループと前
記第１、第２、第３、第４データ入/出力ライングルー
プとの間のデータ入/出力を制御するために、前記複数
個のメモリセルアレイブロックの左右に上下交互に配置
される複数のデータ入/出力選択回路とを備えることを
特徴とする。
【００３７】又、左右に配列された複数個のメモリセル
アレイブロックを具備する第１及び第２メモリセルアレ
イグループと、前記第１及び第２メモリセルアレイグル
ープのブロックと同様の方向に配置され、列アドレスを
デコーディングして発生される列選択信号を前記第１及
び第２メモリセルアレイグループに印可する列アドレス
デコーダと、前記複数個のメモリセルアレイブロックの
それぞれの左右に配置される所定数の入/出力ライン対
を具備する複数の入/出力ライングループと、前記第１
及び第２メモリセルアレイグループの上下にそれぞれ配
列される所定数のデータ入/出力ラインを具備する第
１、第２、第３及び第４データ入/出力ライングループ
と、前記第１、第２、第３及び第４データ入/出力ライ
ングループからのデータをそれぞれ増幅して伝送し、前
記第１、第２、第３及び第４データ入/出力ライングル
ープへデータをそれぞれ増幅して伝送する第１、第２、
第３及び第４データ入/出力センス増幅手段と、前記複
数の入/出力ライングループと前記第１、第２、第３及
び第４データ入/出力ライングループとの間のデータの
入/出力を制御するように、前記複数個のメモリセルア
レイブロックのそれぞれの左右に上下に配置される所定
数のデータ入/出力選択回路を具備する複数のデータ入/
出力選択グループとを備えることを特徴とする。
アレイブロックを具備する第１及び第２メモリセルアレ
イグループと、前記第１及び第２メモリセルアレイグル
ープのブロックと同様の方向に配置され、列アドレスを
デコーディングして発生される列選択信号を前記第１及
び第２メモリセルアレイグループに印可する列アドレス
デコーダと、前記複数個のメモリセルアレイブロックの
それぞれの左右に配置される所定数の入/出力ライン対
を具備する複数の入/出力ライングループと、前記第１
及び第２メモリセルアレイグループの上下にそれぞれ配
列される所定数のデータ入/出力ラインを具備する第
１、第２、第３及び第４データ入/出力ライングループ
と、前記第１、第２、第３及び第４データ入/出力ライ
ングループからのデータをそれぞれ増幅して伝送し、前
記第１、第２、第３及び第４データ入/出力ライングル
ープへデータをそれぞれ増幅して伝送する第１、第２、
第３及び第４データ入/出力センス増幅手段と、前記複
数の入/出力ライングループと前記第１、第２、第３及
び第４データ入/出力ライングループとの間のデータの
入/出力を制御するように、前記複数個のメモリセルア
レイブロックのそれぞれの左右に上下に配置される所定
数のデータ入/出力選択回路を具備する複数のデータ入/
出力選択グループとを備えることを特徴とする。
【００３８】
【発明の実施の形態】以下、本発明の好適な実施の形態
について説明する。
について説明する。
【００３９】図１は、本発明に係る半導体メモリ装置の
一実施の形態のレイアウトを示すブロック図である。
一実施の形態のレイアウトを示すブロック図である。
【００４０】メモリセルアレイブロック10-1,10-2,…,1
0-16、データ入/出力選択回路20-1,20-2,…,20-18、入/
出力センス増幅器14-1,…,14-4、及びデータ入/出力パ
ッドDQ0,DQ1,…,DQ15からなっている。
0-16、データ入/出力選択回路20-1,20-2,…,20-18、入/
出力センス増幅器14-1,…,14-4、及びデータ入/出力パ
ッドDQ0,DQ1,…,DQ15からなっている。
【００４１】図７に示した構成とは異なって、メモリセ
ルアレイブロックと列アドレスデコーダを分離して構成
せずに図６に示したように構成し、データ入/出力ライ
ン対は図７に示したように上下交互に配列されている。
ルアレイブロックと列アドレスデコーダを分離して構成
せずに図６に示したように構成し、データ入/出力ライ
ン対は図７に示したように上下交互に配列されている。
【００４２】第１データ入/出力選択回路20-1,20-2,20-
3,20-4,20-5のグループは、第１メモリセルアレイブロ
ックのグループと第１データ入/出力ライン対のグルー
プの間に配置され、第３データ入/出力選択回路20-6,20
-7,20-8,20-9,20-10のグループは、第２メモリセルアレ
イブロックのグループと第３データ入/出力ライン対の
グループとの間に配置されている。又、第２データ入/
出力選択回路20-11,20-12,20-13,20-14のグループは、
第１メモリセルアレイブロックのグループと第２データ
入/出力ライン対のグループとの間に配置され、第４デ
ータ入/出力選択回路20-15,20-16,20-17,20-18のグルー
プは、第２メモリセルアレイブロックのグループと第４
データ入/出力ライン対のグループとの間に配置されて
いる。図１に示したデータ入/出力選択回路12-1,12-2,1
2-3,…,12-18は、一方に偏って配置されてなく上下に同
様にも配置されず、上下交互に配置されている。
3,20-4,20-5のグループは、第１メモリセルアレイブロ
ックのグループと第１データ入/出力ライン対のグルー
プの間に配置され、第３データ入/出力選択回路20-6,20
-7,20-8,20-9,20-10のグループは、第２メモリセルアレ
イブロックのグループと第３データ入/出力ライン対の
グループとの間に配置されている。又、第２データ入/
出力選択回路20-11,20-12,20-13,20-14のグループは、
第１メモリセルアレイブロックのグループと第２データ
入/出力ライン対のグループとの間に配置され、第４デ
ータ入/出力選択回路20-15,20-16,20-17,20-18のグルー
プは、第２メモリセルアレイブロックのグループと第４
データ入/出力ライン対のグループとの間に配置されて
いる。図１に示したデータ入/出力選択回路12-1,12-2,1
2-3,…,12-18は、一方に偏って配置されてなく上下に同
様にも配置されず、上下交互に配置されている。
【００４３】図１に示したメモリセルアレイブロック
も、図６に示したメモリセルアレイブロックと同様に、
２ビットの行アドレス信号を組み合わせてブロック制御
信号C0,C1,C2,C3を発生する。ブロック制御信号に応じ
て左右の２個ずつのメモリセルアレイブロックがイネー
ブルされる。そして、データ入/出力選択回路は、隣接
したメモリセルアレイブロックがイネーブルされると一
緒にイネーブルされる。例えば、メモリセルアレイブロ
ック10-1をイネーブルするためのブロック制御信号C0が
発生すると、データ入/出力選択回路20-1,20-2がイネー
ブルされる。
も、図６に示したメモリセルアレイブロックと同様に、
２ビットの行アドレス信号を組み合わせてブロック制御
信号C0,C1,C2,C3を発生する。ブロック制御信号に応じ
て左右の２個ずつのメモリセルアレイブロックがイネー
ブルされる。そして、データ入/出力選択回路は、隣接
したメモリセルアレイブロックがイネーブルされると一
緒にイネーブルされる。例えば、メモリセルアレイブロ
ック10-1をイネーブルするためのブロック制御信号C0が
発生すると、データ入/出力選択回路20-1,20-2がイネー
ブルされる。
【００４４】図２は、図１に示したメモリセルアレイブ
ロックを詳しく示したブロック図であって、メモリセル
アレイブロック10-1並びに左右に配置した入/出力ライ
ン対IOL0/B0,IOL1/B1,IOL2/B2,IOL3/B3を示す。
ロックを詳しく示したブロック図であって、メモリセル
アレイブロック10-1並びに左右に配置した入/出力ライ
ン対IOL0/B0,IOL1/B1,IOL2/B2,IOL3/B3を示す。
【００４５】図２に示したメモリセルアレイブロック10
-1は左側のビットライン対LBLO/B0,LBL1/B1,…,LBLn/B
n、右側のビットライン対RBL0/B0,RBL1/B1,…,RBLn/B
n、ビットライン対間に連結されたメモリセルMC、左側
のビットライン対間にそれぞれ連結されたセンス増幅器
54-1,54-2,…,54-(2n+1),54-2(2n+2)、右側のビットラ
イン対間にそれぞれ連結されたセンス増幅器50-1,50-2,
…,50-(2n+1),50-(2n+2）、列選択信号Y0,Y1,..,Ynにそ
れぞれ応じてビットライン対と入/出力ライン対IOL0/B
0,IOL1/B1間にデータの伝送を制御するための左側の列
選択スイッチ56-1,56-2,…,56-(n+1)、及び列選択信号
にそれぞれ応じてビットライン対と入/出力ライン対IOL
2/B2,IOL3/B3間にデータの伝送を制御するための右側の
列選択スイッチ52-1,52-2,…,52-(n+1)からなってい
る。
-1は左側のビットライン対LBLO/B0,LBL1/B1,…,LBLn/B
n、右側のビットライン対RBL0/B0,RBL1/B1,…,RBLn/B
n、ビットライン対間に連結されたメモリセルMC、左側
のビットライン対間にそれぞれ連結されたセンス増幅器
54-1,54-2,…,54-(2n+1),54-2(2n+2)、右側のビットラ
イン対間にそれぞれ連結されたセンス増幅器50-1,50-2,
…,50-(2n+1),50-(2n+2）、列選択信号Y0,Y1,..,Ynにそ
れぞれ応じてビットライン対と入/出力ライン対IOL0/B
0,IOL1/B1間にデータの伝送を制御するための左側の列
選択スイッチ56-1,56-2,…,56-(n+1)、及び列選択信号
にそれぞれ応じてビットライン対と入/出力ライン対IOL
2/B2,IOL3/B3間にデータの伝送を制御するための右側の
列選択スイッチ52-1,52-2,…,52-(n+1)からなってい
る。
【００４６】以下、図２に示した構成の動作を説明す
る。
る。
【００４７】リード命令が入力し、２ビットの行アドレ
スに応じてブロック制御信号COが発生されてメモリセル
アレイブロック10-1が選択され、ワードラインWL0並び
に列選択信号Y0が発生した場合は、ワードラインWL0に
連結されたメモリセルからデータがリードされる。一
方、列選択信号Y0に応じて列選択スイッチ52-1,56-1が
オンされて、ビットライン対LBL0/B0,RBL0/B0,LBL1/B1,
RBL1/B1に伝送されたデータがそれぞれ入/出力ライン対
IOL0/B0,IOL1/B1,IOL2/B2,IOL3/B3に伝送される。
スに応じてブロック制御信号COが発生されてメモリセル
アレイブロック10-1が選択され、ワードラインWL0並び
に列選択信号Y0が発生した場合は、ワードラインWL0に
連結されたメモリセルからデータがリードされる。一
方、列選択信号Y0に応じて列選択スイッチ52-1,56-1が
オンされて、ビットライン対LBL0/B0,RBL0/B0,LBL1/B1,
RBL1/B1に伝送されたデータがそれぞれ入/出力ライン対
IOL0/B0,IOL1/B1,IOL2/B2,IOL3/B3に伝送される。
【００４８】ライト動作は上述のリード命令に従うデー
タ経路と反対に行われる。
タ経路と反対に行われる。
【００４９】図３は、図１に示したデータ入/出力選択
回路の実施の形態の構成を示す。図３に示した実施の形
態の回路は、データ入/出力選択回路12-1の構成を示
す。
回路の実施の形態の構成を示す。図３に示した実施の形
態の回路は、データ入/出力選択回路12-1の構成を示
す。
【００５０】データ入/出力選択回路は、NMOSトランジ
スタN1,N2,N3,N4からなったデータ入力選択回路100、デ
ータ入力ドライバ64、NMOSトランジスタN5,N6,N7,N8か
らなったデータ出力選択回路110、データ出力ドライバ7
0、及びANDゲート60,62,66,68により構成されている。
スタN1,N2,N3,N4からなったデータ入力選択回路100、デ
ータ入力ドライバ64、NMOSトランジスタN5,N6,N7,N8か
らなったデータ出力選択回路110、データ出力ドライバ7
0、及びANDゲート60,62,66,68により構成されている。
【００５１】ライト命令の実行時には、ライトイネーブ
ル信号WEに応じてデータ入力ドライバ64がデータ入/出
力ライン対DIO0/B0,DIO1/B1からの信号を駆動する。AND
ゲート60,62は、ライトイネーブル信号WEとブロック制
御信号C0とを論理積した信号をNMOSトランジスタN1,N2,
N3,N4に印可する。従って、NMOSトランジスタN1,N2,N3,
N4がオンされて、データ入力ドライバ64の出力信号をそ
れぞれ入/出力ライン対IOL0/B0,IOL1/B1に伝送する。
ル信号WEに応じてデータ入力ドライバ64がデータ入/出
力ライン対DIO0/B0,DIO1/B1からの信号を駆動する。AND
ゲート60,62は、ライトイネーブル信号WEとブロック制
御信号C0とを論理積した信号をNMOSトランジスタN1,N2,
N3,N4に印可する。従って、NMOSトランジスタN1,N2,N3,
N4がオンされて、データ入力ドライバ64の出力信号をそ
れぞれ入/出力ライン対IOL0/B0,IOL1/B1に伝送する。
【００５２】リード命令の実行時には、ANDゲート66,68
は、リードイネーブル信号REとブロック制御信号COとを
論理積した信号をNMOSトランジスタN5,N6,N7,N8に印可
する。従って、NMOSトランジスタN5,N6,N7,N8がオンさ
れて、入/出力ライン対IOL0/B0,IOL1/B1からのデータを
伝送する。データ出力ドライバ70は、リードイネーブル
信号REに応じて、NMOSトランジスタN5,N6,N7,N8から伝
送されたデータをそれぞれデータ入/出力ライン対DIO0/
B0,DIO1/B1に伝送する。
は、リードイネーブル信号REとブロック制御信号COとを
論理積した信号をNMOSトランジスタN5,N6,N7,N8に印可
する。従って、NMOSトランジスタN5,N6,N7,N8がオンさ
れて、入/出力ライン対IOL0/B0,IOL1/B1からのデータを
伝送する。データ出力ドライバ70は、リードイネーブル
信号REに応じて、NMOSトランジスタN5,N6,N7,N8から伝
送されたデータをそれぞれデータ入/出力ライン対DIO0/
B0,DIO1/B1に伝送する。
【００５３】図示していないが、データ入/出力選択回
路12-2も同様な構成を有するが、但し、ANDゲート60,62
にブロック制御信号C0の代わりにブロック制御信号C0と
C1とを論理和した信号がそれぞれ印可され、ANDゲート6
6,68にはブロック制御信号COの代わりにブロック制御信
号C1とC2とを論理和した信号がそれぞれ印可される。即
ち、残りのデータ入/出力選択回路も、図３に示した回
路の制御信号C0の代わりに別の制御信号が印可されるよ
うに構成すればよい。
路12-2も同様な構成を有するが、但し、ANDゲート60,62
にブロック制御信号C0の代わりにブロック制御信号C0と
C1とを論理和した信号がそれぞれ印可され、ANDゲート6
6,68にはブロック制御信号COの代わりにブロック制御信
号C1とC2とを論理和した信号がそれぞれ印可される。即
ち、残りのデータ入/出力選択回路も、図３に示した回
路の制御信号C0の代わりに別の制御信号が印可されるよ
うに構成すればよい。
【００５４】従って、図１に示した半導体メモリ装置
は、入/出力センス増幅器からデータ入/出力パッドまで
のデータ伝送線路の長さの差に従うスキューが除去され
る。又、データ入/出力選択回路の個数が図７に示した
回路と比べ半分に減少し、図６に示した回路とは異なっ
て上下交互に配置されているので、レイアウト面積を減
らすようになる。
は、入/出力センス増幅器からデータ入/出力パッドまで
のデータ伝送線路の長さの差に従うスキューが除去され
る。又、データ入/出力選択回路の個数が図７に示した
回路と比べ半分に減少し、図６に示した回路とは異なっ
て上下交互に配置されているので、レイアウト面積を減
らすようになる。
【００５５】図４は、本発明の他の実施の形態の半導体
メモリ装置のレイアウトを示す。図３に示した半導体メ
モリ装置とは、データ入/出力選択回路の構成が異なっ
ている。
メモリ装置のレイアウトを示す。図３に示した半導体メ
モリ装置とは、データ入/出力選択回路の構成が異なっ
ている。
【００５６】図４に示したデータ入/出力選択回路22-1,
22-2,…,22-18は上方に配置され、データ入/出力選択回
路22-19,22-20,…,22-36は下方に配置されている。即
ち、メモリセルアレイブロック10-1,10-2,…,10-16に隣
接する２対の入/出力ライン対の一対は上方のデータ入/
出力ライン対に連結され、別の一対は下方のデータ入/
出力ライン対に連結されるように構成されている。
22-2,…,22-18は上方に配置され、データ入/出力選択回
路22-19,22-20,…,22-36は下方に配置されている。即
ち、メモリセルアレイブロック10-1,10-2,…,10-16に隣
接する２対の入/出力ライン対の一対は上方のデータ入/
出力ライン対に連結され、別の一対は下方のデータ入/
出力ライン対に連結されるように構成されている。
【００５７】メモリセルアレイブロックを制御するため
のブロック制御信号C0,C1,C2,C3の発生は、図１に示し
たブロック制御信号の発生方法と同様である。そして、
メモリセルアレイブロックが選択された場合は、該選択
されたメモリセルアレイブロックの左右側のデータ入/
出力選択回路がイネーブルされる。例えば、メモリセル
アレイブロック10-1が選択されると、データ入/出力選
択回路22-1,22-19,22-2,22-20がイネーブルされる。そ
して、メモリセルアレイブロック10-4が選択されると、
データ入/出力選択回路22-5,22-6,22-23,22-24がイネー
ブルされる。
のブロック制御信号C0,C1,C2,C3の発生は、図１に示し
たブロック制御信号の発生方法と同様である。そして、
メモリセルアレイブロックが選択された場合は、該選択
されたメモリセルアレイブロックの左右側のデータ入/
出力選択回路がイネーブルされる。例えば、メモリセル
アレイブロック10-1が選択されると、データ入/出力選
択回路22-1,22-19,22-2,22-20がイネーブルされる。そ
して、メモリセルアレイブロック10-4が選択されると、
データ入/出力選択回路22-5,22-6,22-23,22-24がイネー
ブルされる。
【００５８】図５は、図４に示した半導体メモリ装置の
データ入/出力選択回路の実施の形態の回路図であっ
て、メモリセルアレイブロック10-1の左側に位置したデ
ータ入/出力選択回路22-1を示す。
データ入/出力選択回路の実施の形態の回路図であっ
て、メモリセルアレイブロック10-1の左側に位置したデ
ータ入/出力選択回路22-1を示す。
【００５９】データ入/出力選択回路22-1は、NMOSトラ
ンジスタN9,N10からなったデータ入力選択回路120、デ
ータ入力ドライバ82、NMOSトランジスタN11,N12からな
ったデータ出力選択回路130、データ出力ドライバ86、
及びANDゲート80,84から構成されている。
ンジスタN9,N10からなったデータ入力選択回路120、デ
ータ入力ドライバ82、NMOSトランジスタN11,N12からな
ったデータ出力選択回路130、データ出力ドライバ86、
及びANDゲート80,84から構成されている。
【００６０】以下、図５に示した回路の動作を説明す
る。
る。
【００６１】ライト命令の実行時には、ライトイネーブ
ル信号WEに応じてデータ入力ドライバ82がデータ入/出
力ライン対DIO0/B0からの信号を駆動する。ANDゲート80
は、ライトイネーブル信号WEとブロック制御信号C0とを
論理積した信号をNMOSトランジスタN9,N10に印可する。
従って、NMOSトランジスタN9,N10がオンされて、データ
入力ドライバ82の出力信号をそれぞれ入/出力ライン対I
OL0/B0に伝送する。
ル信号WEに応じてデータ入力ドライバ82がデータ入/出
力ライン対DIO0/B0からの信号を駆動する。ANDゲート80
は、ライトイネーブル信号WEとブロック制御信号C0とを
論理積した信号をNMOSトランジスタN9,N10に印可する。
従って、NMOSトランジスタN9,N10がオンされて、データ
入力ドライバ82の出力信号をそれぞれ入/出力ライン対I
OL0/B0に伝送する。
【００６２】リード命令の実行時には、ANDゲート84は
リードイネーブル信号REとブロック制御信号C0とを論理
積した信号がNMOSトランジスタN11,N12に印可される。
従って、NMOSトランジスタN11,N12がオンされて、入/出
力ライン対IOL0/B0からのデータを伝送する。データ出
力ドライバ70は、リードイネーブル信号REに応じてNMOS
トランジスタN11,N12から伝送されたデータを、それぞ
れデータ入/出力ライン対DIO0/B0に伝送する。
リードイネーブル信号REとブロック制御信号C0とを論理
積した信号がNMOSトランジスタN11,N12に印可される。
従って、NMOSトランジスタN11,N12がオンされて、入/出
力ライン対IOL0/B0からのデータを伝送する。データ出
力ドライバ70は、リードイネーブル信号REに応じてNMOS
トランジスタN11,N12から伝送されたデータを、それぞ
れデータ入/出力ライン対DIO0/B0に伝送する。
【００６３】図示していないが、データ入/出力選択回
路22-19はデータ入/出力選択回路22-1と同様な構成を有
し、データ入/出力選択回路22-2,22-20は、ANDゲート8
0,84にブロック制御信号C0の代わりにブロック制御信号
C0とC1とを論理和した信号がそれぞれ印可され、データ
入/出力選択回路22-3,22-21は、ANDゲート80,84にブロ
ック制御信号C0の代わりにブロック制御信号C1とC2とを
論理和した信号がそれぞれ印可される。そして、残りの
データ入/出力選択回路も、図５に示した回路の制御信
号COの代わりに別の制御信号が印可されるように構成す
ればよい。
路22-19はデータ入/出力選択回路22-1と同様な構成を有
し、データ入/出力選択回路22-2,22-20は、ANDゲート8
0,84にブロック制御信号C0の代わりにブロック制御信号
C0とC1とを論理和した信号がそれぞれ印可され、データ
入/出力選択回路22-3,22-21は、ANDゲート80,84にブロ
ック制御信号C0の代わりにブロック制御信号C1とC2とを
論理和した信号がそれぞれ印可される。そして、残りの
データ入/出力選択回路も、図５に示した回路の制御信
号COの代わりに別の制御信号が印可されるように構成す
ればよい。
【００６４】従って、図４に示した半導体メモリ装置
は、図１に示した半導体メモリ装置と同様に、入/出力
センス増幅器からデータ入/出力パッドまでのデータ伝
送線路の長さの差に従うスキューを除去し、データ入/
出力選択回路を上下交互に配置してレイアウトの面積を
減らしている。
は、図１に示した半導体メモリ装置と同様に、入/出力
センス増幅器からデータ入/出力パッドまでのデータ伝
送線路の長さの差に従うスキューを除去し、データ入/
出力選択回路を上下交互に配置してレイアウトの面積を
減らしている。
【００６５】上述の実施の形態は１つの単位の構成だけ
を示したもので、図１及び図４に示した半導体メモリ装
置のレイアウトは、横方向及び／又は縦方向に反復的に
配置される。
を示したもので、図１及び図４に示した半導体メモリ装
置のレイアウトは、横方向及び／又は縦方向に反復的に
配置される。
【００６６】本発明は、上述の実施の形態に限定され
ず、本発明と思想を外れない範囲内で多様な変更と修正
が可能である。
ず、本発明と思想を外れない範囲内で多様な変更と修正
が可能である。
【００６７】
【発明の効果】以上説明したように、本発明の半導体メ
モリ装置は、入/出力センス増幅器とデータ入/出力パッ
ドとの間のデータ伝送線路の長さ差によるスキューを除
去することができる。
モリ装置は、入/出力センス増幅器とデータ入/出力パッ
ドとの間のデータ伝送線路の長さ差によるスキューを除
去することができる。
【００６８】又、データ入/出力選択回路をメモリセル
アレイブロックの上下交互に配置してレイアウトの面積
を減らすことができる。
アレイブロックの上下交互に配置してレイアウトの面積
を減らすことができる。
【図１Ａ】本発明に係る実施の形態の半導体メモリ装置
のレイアウト方法を説明するブロック図である。
のレイアウト方法を説明するブロック図である。
【図１Ｂ】本発明に係る実施の形態の半導体メモリ装置
のレイアウト方法を説明するブロック図である。
のレイアウト方法を説明するブロック図である。
【図２】図１においてメモリセルアレイブロックの詳細
ブロック図である。
ブロック図である。
【図３】図１においてデータ入/出力選択回路の実施の
形態の回路図である。
形態の回路図である。
【図４Ａ】本発明に係る他の実施の形態の半導体メモリ
装置のレイアウト方法を説明するブロック図である。
装置のレイアウト方法を説明するブロック図である。
【図４Ｂ】本発明に係る他の実施の形態の半導体メモリ
装置のレイアウト方法を説明するブロック図である。
装置のレイアウト方法を説明するブロック図である。
【図５】図４においてデータ入/出力選択回路の実施の
形態の回路図である。
形態の回路図である。
【図６Ａ】従来の半導体メモリ装置のレイアウト方法の
一例を説明するブロック図である。
一例を説明するブロック図である。
【図６Ｂ】従来の半導体メモリ装置のレイアウト方法の
一例を説明するブロック図である。
一例を説明するブロック図である。
【図７Ａ】従来の半導体メモリ装置のレイアウト方法の
他例を説明するブロック図である。
他例を説明するブロック図である。
【図７Ｂ】従来の半導体メモリ装置のレイアウト方法の
他例を説明するブロック図である。
他例を説明するブロック図である。
Claims (13)
- 【請求項１】 左右に配列される複数個のメモリセルア
レイブロックを具備する第１及び第２メモリセルアレイ
グループと、 前記第１及び第２メモリセルアレイグループのブロック
と同様の方向に配置され、列アドレスをデコーディング
して発生される列選択信号を前記第１及び第２メモリセ
ルアレイグループに印可する列アドレスデコーダと、 前記複数個のメモリセルアレイブロックのそれぞれの左
右に配列される所定数の入/出力ライン対を具備する複
数の入/出力ライングループと、 前記第１及び第２のメモリセルアレイグループの上下に
それぞれ配列される所定数のデータ入/出力ラインを具
備する第１、第２、第３及び第４データ入/出力ライン
グループと、 前記第１、第２、第３、及び第４データ入/出力ライン
グループからのデータをそれぞれ増幅して伝送し、前記
第１、第２、第３及び第４データ入/出力ライングルー
プへデータをそれぞれ増幅して伝送する第１、第２、第
３及び第４データ入/出力センス増幅手段と、 前記複数の入/出力ライングループと前記第１、第２、
第３、第４データ入/出力ライングループとの間のデー
タ入/出力を制御するために、前記複数個のメモリセル
アレイブロックの左右に上下交互に配置される複数のデ
ータ入/出力選択回路とを備えることを特徴とする半導
体メモリ装置。 - 【請求項２】 左右に配列された複数個のメモリセルア
レイブロックを具備する第１及び第２メモリセルアレイ
グループと、 前記第１及び第２メモリセルアレイグループのブロック
と同様の方向に配置され、列アドレスをデコーディング
して発生される列選択信号を前記第１及び第２メモリセ
ルアレイグループに印可する列アドレスデコーダと、 前記複数個のメモリセルアレイブロックのそれぞれの左
右に配置される所定数の入/出力ライン対を具備する複
数の入/出力ライングループと、 前記第１及び第２メモリセルアレイグループの上下にそ
れぞれ配列される所定数のデータ入/出力ラインを具備
する第１、第２、第３及び第４データ入/出力ライング
ループと、 前記第１、第２、第３及び第４データ入/出力ライング
ループからのデータをそれぞれ増幅して伝送し、前記第
１、第２、第３及び第４データ入/出力ライングループ
へデータをそれぞれ増幅して伝送する第１、第２、第３
及び第４データ入/出力センス増幅手段と、 前記複数の入/出力ライングループと前記第１、第２、
第３及び第４データ入/出力ライングループとの間のデ
ータの入/出力を制御するように、前記複数個のメモリ
セルアレイブロックのそれぞれの左右に上下に配置され
る所定数のデータ入/出力選択回路を具備する複数のデ
ータ入/出力選択グループとを備えることを特徴とする
半導体メモリ装置。 - 【請求項３】 前記半導体メモリ装置は、前記構成と同
様の構成が横方向に所定数だけ配列されていることを特
徴とする請求項１又は２に記載の半導体メモリ装置。 - 【請求項４】 前記半導体メモリ装置は、前記構成と同
様の構成が縦方向に所定数だけ配列されていることを特
徴とする請求項１又は２に記載の半導体メモリ装置。 - 【請求項５】 前記半導体メモリ装置は、前記構成と同
様の構成が横及び縦方向に所定数だけ配列されているこ
とを特徴とする請求項１又は２に記載の半導体メモリ装
置。 - 【請求項６】 前記メモリセルアレイグループは、ブロ
ック制御信号に応じて左右の２個ずつのメモリセルアレ
イブロックがイネーブルされることを特徴とする請求項
１又は２に記載の半導体メモリ装置。 - 【請求項７】 前記第１グループのメモリセルアレイブ
ロックがイネーブルされる場合は、前記メモリセルアレ
イブロックの左右に上下に配列された前記データ入/出
力選択回路がイネーブルされることを特徴とする請求項
１に記載の半導体メモリ装置。 - 【請求項８】 前記第２グループのメモリセルアレイブ
ロックがイネーブルされる場合は、前記メモリセルアレ
イブロックの左右に上下に配列された前記データ入/出
力選択回路がイネーブルされることを特徴とする請求項
１に記載の半導体メモリ装置。 - 【請求項９】 前記第１グループのメモリセルアレイブ
ロックがイネーブルされる場合は、前記メモリセルアレ
イブロックの左右に上下に配列された前記所定数のデー
タ入/出力選択回路がイネーブルされることを特徴とす
る請求項２に記載の半導体メモリ装置。 - 【請求項１０】 前記第２グループのメモリセルアレイ
ブロックがイネーブルされる場合は、前記メモリセルア
レイブロックの左右に上下に配列された前記所定数のデ
ータ入/出力選択回路がイネーブルされることを特徴と
する請求項２に記載の半導体メモリ装置。 - 【請求項１１】 前記第１、第２、第３及び第４データ
入/出力グループのそれぞれは、４個のデータ入/出力ラ
イン対からなることを特徴とする請求項１又は２に記載
の半導体メモリ装置。 - 【請求項１２】 前記複数個の入/出力ライングループ
のそれぞれは、２個の入/出力ライン対からなることを
特徴とする請求項１又は２に記載の半導体メモリ装置。 - 【請求項１３】 前記メモリセルアレイブロックのそれ
ぞれは、 複数本のワードラインと、 複数のビットライン対と、 前記複数本のワードラインと前記複数のビットライン対
との間にそれぞれ連結された複数個のメモリセルと、 前記列選択信号に応じて前記複数個のメモリセルの４対
のビットライン対、記左側に位置した２対の入/出力ラ
イン対、及び前記右側に位置した２対の入/出力ライン
対の間のデータの伝送を制御する複数の列選択スイッチ
とを備えることを特徴とする請求項１又は２に記載の半
導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980035220A KR100280287B1 (ko) | 1998-08-28 | 1998-08-28 | 반도체 메모리 장치 |
| KR98-35220 | 1998-08-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000076847A true JP2000076847A (ja) | 2000-03-14 |
Family
ID=19548723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11039164A Pending JP2000076847A (ja) | 1998-08-28 | 1999-02-17 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6370079B1 (ja) |
| JP (1) | JP2000076847A (ja) |
| KR (1) | KR100280287B1 (ja) |
| TW (1) | TW480702B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005196935A (ja) * | 2003-12-29 | 2005-07-21 | Hynix Semiconductor Inc | 高速にデータアクセスをするための半導体メモリ装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100481174B1 (ko) * | 2002-08-02 | 2005-04-07 | 삼성전자주식회사 | 메모리 코어의 전 영역에서 동일한 스큐를 가지는 반도체메모리 장치 |
| KR100533977B1 (ko) * | 2004-05-06 | 2005-12-07 | 주식회사 하이닉스반도체 | 셀영역의 면적을 감소시킨 반도체 메모리 장치 |
| KR100724334B1 (ko) | 2006-01-03 | 2007-06-04 | 삼성전자주식회사 | 데이터 전송에 이웃하는 비트라인을 이용하는 불휘발성반도체 메모리 장치 및 그의 구동방법 |
| KR100735527B1 (ko) | 2006-02-13 | 2007-07-04 | 삼성전자주식회사 | 2개의 패드 행을 포함하는 반도체 메모리 장치 |
| KR20100091640A (ko) * | 2009-02-11 | 2010-08-19 | 삼성전자주식회사 | 메모리 장치, 이를 포함하는 메모리 시스템, 및 이들의 데이터 처리 방법 |
| US20220320000A1 (en) * | 2021-04-05 | 2022-10-06 | Micron Technology, Inc. | Integrated Assemblies and Methods of Forming Integrated Assemblies |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0454998B1 (en) | 1990-03-28 | 1995-11-08 | Nec Corporation | Semiconductor memory device |
| KR0164359B1 (ko) * | 1995-09-06 | 1999-02-18 | 김광호 | 싸이클시간을 감소시키기 위한 반도체 메모리 장치 |
| KR0184461B1 (ko) * | 1995-12-21 | 1999-04-15 | 김광호 | 반도체 메모리 장치의 대기전류 검출회로 |
| US6144604A (en) * | 1999-11-12 | 2000-11-07 | Haller; Haggai Haim | Simultaneous addressing using single-port RAMs |
-
1998
- 1998-08-28 KR KR1019980035220A patent/KR100280287B1/ko not_active IP Right Cessation
-
1999
- 1999-02-17 JP JP11039164A patent/JP2000076847A/ja active Pending
- 1999-05-18 US US09/313,855 patent/US6370079B1/en not_active Expired - Fee Related
- 1999-05-19 TW TW088108205A patent/TW480702B/zh not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005196935A (ja) * | 2003-12-29 | 2005-07-21 | Hynix Semiconductor Inc | 高速にデータアクセスをするための半導体メモリ装置 |
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