DE69124286T2

DE69124286T2 - Halbleiterspeicheranordnung

Info

Publication number: DE69124286T2
Application number: DE69124286T
Authority: DE
Inventors: Yuji Nakaoka
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: Micron Memory Japan Ltd
Priority date: 1990-05-18
Filing date: 1991-05-17
Publication date: 1997-08-14
Anticipated expiration: 2011-05-18
Also published as: KR950009073B1; EP0457347A3; DE69124286D1; KR910020721A; EP0457347A2; EP0457347B1; US5245573A

Description

Hintergrund der Erfindung

Die Erfindung betrifft eine Halbleiterspeicheranordnung und insbesondere eine Datenbusleitung zum Auslesen/Schreiben von Daten, die entlang des Randes eines Halbleiterchips vorgesehen ist.

Beschreibung des Stands der Technik

Eine Halbleiterspeicheranordnung enthält Speicherzellenarrays, die jeweils eine Mehrzahl in Form eines Arrays angeordneter Speicherzellen enthalten, und eine Mehrzahl Bitleitungen und Wortleitungen, die jeweils mit den Speicherzellen verbunden sind, und darüberhinaus einen Zeilendekoder und einen Spaltendekoder, die benachbart einem Speicherzellenarray zur Auswahl einer bestimmten Speicherzelle vorgesehen sind. Außerdem sind Datenbusleitungen als Kanäle zum Auslesen/Einschreiben von Daten aus/in die Speicherzelle vorgesehen, die durch den Zeilendekoder und den Spaltendekoder ausgewählt ist. Eine Datenbusleitung ist um den Rand eines Halbleiterchips herum vorgesehen und mit einem Ausgabeanschluß an einem Ende desselben über einen Eingabe/Ausgabe-Zwischenspeicher und am anderen Ende mit einer I/O-Leitung (Input-Output-Leitung; Eingabe/Ausgabe- Leitung) über entweder einen Datenverstärker oder einen Schreibverstärker verbunden.
Es sind verschiedene Mittel zur Erhöhung der Betriebsgeschwindigkeit einer Halbleiterspeicheranordnung dieses Typs vorgeschlagen worden. Eines der Verfahren zielt auf die Erhöhung der Betriebsgeschwindigkeit durch Einstellen des Pegels der Datenbusleitung auf 1/2 Vcc oder dem Mittelpegel zwischen den Pegeln 0 und 1, unmittelbar bevor sie mit den Daten versorgt wird, die von dem Speicherzellenarray ausgelesen bzw. eingeschrieben werden, so daß der Pegel der Datenbusleitung schnell dem Pegel der jeweiligen Daten folgt.
Beim Stand der Technik umfaßt die Datenbusleitung ein Paar aus zwei Drähten, deren Pegel zueinander komplementär sind, und eine Dateneinheit wird über ein solches Paar zugeführt. Um den Pegel der Datenbusleitung der vorgenannten Bauweise auf 1/2 Vcc zu bringen, wurde für gewöhnlich ein Mittel zum Kurzschließen der zwei ein Paar bildenen Leitungen vorgesehen. Genauer gesagt wird, da die Pegel der zwei Drähte in einem Paar komplementär den Pegeln einer Dateneinheit halten, bis die nächsten Daten zugeführt werden, einer der Drähte ständig auf einen Vcc-Pegel gesetzt, während der andere auf einen GND-Pegel (Massepegel) gesetzt wird. Diese zwei Drähte haben die gleiche Länge und somit die gleiche Leitungskapazität, wobei die Gate-Kapazitäten und Kapazitäten der Diffusionsschichten der Transistoren, die mit den Drähten verbunden sind, im wesentlichen zueinander gleich sind. Deshalb werden, wenn zwei Drähte durch einen Gate- Transistor oder ähnliches kurzgeschlossen werden, bevor die nächsten Daten zugeführt werden, die Pegel der zwei Leitungen gleichzeitig gleich 1/2 Vcc, wodurch die Geschwindigkeit des Auslese-/Einschreib-Betriebs erhöht wird.
Wenn jedoch eine Datenbusleitung mit einem Paar aus zwei Drähten ausgebildet ist, wird die Zahl der Drähte zu groß.
Bei einer Halbleiterspeicheranordnung mit z.B. einer 4-Bit- Eingabe/Ausgabe werden vier Datenbusleitungen oder acht Drähte notwendig. Dies erhöht unvermeidbar das Gebiet, auf dem diese Leitungen verdrahtet sind, wodurch ein Problem bei der Integration der Halbleiterspeicheranordnung entsteht.
Der Bereich könnte verringert werden, wenn eine Datenbusleitung aus nur einem Draht ausgebildet wird, da aber bei dieser Bauweise der Pegel des Drahtes nicht auf 1/2 Vcc gesetzt werden kann, kann die Betriebsgeschwindigkeit dadurch nicht erhöht werden.

Kurze Zusammenfassung der Erfindung

Aufgaben der Erfindung

Dementsprechend ist es eine Aufgabe der Erfindung, eine Halbleiterspeicheranordnung zu schaffen, die ohne Beeinträchtigung der Betriebsgeschwindigkeit hoch integriert werden kann.

Zusammenfassung der Erfindung

Die erfindungsgemäße Halbleiterspeicheranordnung ist in Anspruch 1 spezifiziert. Sie hat Speicherzellenarrays, welche eine Mehrzahl Speicherzellen in Form eines Arrays enthalten, und eine Mehrzahl Bitleitungen und Wortleitungen, die jeweils mit den Speicherzellen verbunden sind, Paare von I/O-Leitungen aus zwei Drähten, die mit einer Mehrzahl Bitleitungen über Auswahlschaltungen verbunden sind, Datenverstärker und Schreibverstärker, die mit den I/O-Leitungspaaren verbunden sind, Eingabe-/Ausgabe-Zwischenspeicher, die mit Eingabe-/Ausgabe-Anschlüssen verbunden sind, Datenbusleitungen mit einem einzelnen Draht, der zwischen den Datenverstärkern und den Schreibverstärkern und den Eingabe- /Ausgabe-Zwischenspeichern vorgesehen sind, einen Adressendetektor, der eine Änderung der Eingabeadresse detektiert und ein Adressenänderungsdetektionssignal erzeugt, eine Steuersignalerzeugungsschaltung, die ein Steuersignal in Abhängigkeit von einem Schreibsteuersignal erzeugt, das von außerhalb eingegeben wird, und Balanceschaltungen, die den Spannungspegel einer der Datenbusleitungen auf einen Zwischenpegel zwischen der Leistungsquellenspannung und der Massespannung in Abhängigkeit von entweder dem Adressenänderungssignal oder dem Steuersignal setzen. Die Balanceschaltung enthält ein Invertermittel, das den Pegel der Datenbusleitung/-leitungen invertiert, ein kapazitives Element, das mit der Ausgabe des Invertermittels an einem Ende und mit der Leistungsquelle am anderen Ende verbunden ist und eine Kapazität hat, die im wesentlichen gleich der Streukapazität der Datenbusleitung ist, und ein Übertragungsgate, das zwischen dem einen Ende des kapazitiven Elementes und der Datenbusleitung vorgesehen ist.

Kurze Beschreibung der Zeichnungen

Die obengenannten Aufgaben, Merkmale und Vorteile der Erfindung werden unter Bezug auf die folgende detaillierte Beschreibung der Erfindung im Zusammenhang mit den beiliegenden Zeichnungen deutlicher, in denen zeigt:
Fig. 1 eine Aufsicht, zum Zeigen der Gesamtstruktur der ersten Ausführungsform der Halbleiterspeicheranordnung,
Fig. 2 ein Schaltdiagramm, zum schematischen Zeigen eines Teils der in Fig. 1 gezeigten Halbleiterspeicheranordnung,
Fig. 3 ein Schaltdiagramm, zum Zeigen der Schaltstruktur einer Balanceschaltung der in Fig. 2 gezeigten Halbleiterspeicheranordnung,
Fig. 4 ein Schaltdiagramm, zum Zeigen der Struktur eines Datenverstärkers der in Fig. 2 gezeigten Halbleiterspeicheranordnung,
Fig. 5 ein Schaltdiagramm, zum Zeigen der Schaltstruktur des Schreibverstärkers der in Fig. 2 gezeigten Halbleiterspeicheranordnung,
Fig. 6 ein Schaltdiagramm, zum Zeigen der Struktur eines Ausgabezwischenspeichers der in Figur 5 gezeigten Halbleiterspeicheranordnung,
Fig. 7 ein Schaltdiagramm, zum Zeigen der Struktur eines Eingabezwischenspeichers der in Fig. 2 gezeigten Halbleiterspeicheranordnung,
Fig. 8 eine Signalverlaufstafel zur Erläuterung des Auslesebetriebs der in Fig. 2 gezeigten Halbleiterspeicheranordnung,
Fig. 9 eine Signalverlaufstafel zur Erläuterung des Schreibbetriebs der in Fig. 2 gezeigten Halbleiterspeicheranordnung,
Fig. 10 ein Schaltdiagramm, zum Zeigen der Struktur der Balanceschaltung in der zweiten Ausführungsform der Halbleiterspeicheranordnung,
Fig. 11 eine Aufsicht, zum Zeigen der Anordnung der in den Figuren 3 und 10 gezeigten Balanceschaltung auf einem Halbleiterchip,
Fig. 12 eine Aufsicht, zum Zeigen einer anderen Anordnung der in den Figuren 3 und 10 gezeigten Balanceschaltung auf einem Halbleiterchip.

Detaillierte Beschreibung der Erfindung

Die erste Ausführungsform der erfindungsgemäßen Halbleiterspeicheranordnung wird nun unter Bezug auf Fig. 1 erläutert. Die Beschreibung erfolgt am Beispiel eines 4-M-Bit DRAM (Dynamic Random Access Memory). Fig. 1 ist eine Aufsicht auf einen DRAM-Halbleiterchip mit einer Struktur von 1M-Wort x 4 Bit.
Innerhalb des Halbleiterchips 1 sind acht Speicherzellenarrays 4a, 4b... 4h mit 512 Zeilen ä 1024 Spalten oder 512 K Bits in einer Seitenlinie angeordnet, um zusammen Speicherzellenarrays mit 4 M Bits zu bilden. Ein Satz eines Zeilendekoders 2 (im Folgenden als X-Dekoder bezeichnet) eines Spaltendekoders 3 (Y-Dekoder) und eines Leseverstärkers 5 ist für jeden Speicherzellenarray vorgesehen.
Eine I/O-Leitung, die ein Paar aus zwei Drähten mit zueinander komplementären Pegels (nicht gezeigt) enthält, ist zwischen dem Y-Dekoder 3 und dem Leseverstärker 5 parallel zu den Wortleitungen, - als den Kanälen für den Ausleseund Einschreib-Betrieb in eine Speicherzelle, die durch den X-Dekoder 2 und den Y-Dekoder 3 aus den Speicherzellenarrays 4a, 4b, 4h ausgewählt wird - vorgesehen.
Die I/O-Leitungspaare sind mit den Bit-Leitungspaaren der Speicherzellenarrays über ausgewählte Schalter, die durch die Y-Dekoder gesteuert werden, und mit den Datenverstärkern DA1, DA2.. .DA8 und den Leseverstärkern WA1, WA2. . .WA8 jeweils außerhalb des Speicherzellenbereichs verbunden. Vier Datenbusleitungen RWD1, RWD2, RWD3 und RWD4 verlaufen entlang den Längsseiten 1-1 des Halbleiterchips 1. Die vier Datenbusleitungen RWDI, RWD2, RWD3, RWD4 sind mit einem ihrer Enden jeweils mit den Datenverstärkern DA1 bzw. DA5, DA2 bzw. DA6, DA3 bzw. DA7, DA4 bzw. DA8 und den Leseverstärkern WA1 bzw. WA5, WA2 bzw. WA6, WA3 bzw. WA7, WA4 bzw. WA8 verbunden, und mit dem anderen Ende mit den Eingabe- /Ausgabe-Anschlüssen Pad1, Pad2, Pad3, Pad4 über Eingabe- /Ausgabe-Zwischenspeicher BUF1, BUF2, BUF3 bzw. BUF4 verbunden, die entlang einer kürzeren Seite 1-2 des Halbleiterchips 1 vorgesehen sind.
Diese Ausführungsform wählt in Übereinstimmung mit der Eingabe der X-Adresse aus, ob die Speicherzellenarrays 4a, 4b, 4c und 4c oder die Speicherzellenarrays 4e, 4f, 4g und 4h betätigt werden. Sie ist ausgestaltet, um Daten in die ausgewählten vier Speicherzellenarrays bzw. die Hälfte der gesamten Speicherzellenarrays über die vier Datenbusleitungen RWD1, RWD2, RWD3 und RWD4 auszulesen oder einzuschreiben.
Die vier Datenbusleitungen RWD1, RWD2, RWD3 und RWD4 sind mit den Balanceschaltungen BA1, BA2, BA3 und BA4 verbunden. Die Balanceschaltungen BA1, BA2, BA3 und BA4 sind auf den kürzeren Seiten 1-2 des Chips vorgesehen, um in Abhängigkeit von dem Adressenänderungsdetektionssignal ATD, das von einem Adressendetektor geliefert wird, der innerhalb des Y- Adressenzwischenspeichers 11 vorgesehen ist, die Pegel der Datenbusleitungen RWD1, RWD2, RWD3 und RWD4 auf 1/2 Vcc zu setzen.
Durch die dargelegte Bauweise der Schaltung kann diese Ausführungsform Daten mit nur einer Datenbusleitung anstelle eines Paares für ein Bit Eingabe-/Ausgabe-Daten auslesen oder einschreiben, und deshalb kann das Gebiet, auf dem Datenbusleitungen angeordnet sind, verringert werden, ohne die Betriebsgeschwindigkeit zu berühren. Zum Beispiel im Fall einer Halbleiterspeicheranordnung mit 4-Bit-Eingabe/Ausgabe war diese bisher mit acht Drähten oder einem Paar für 1 Bit in der Datenbusleitung ausgerüstet, aber erfindungsgemäß kann die Vorrichtung mit nur vier Drähten ausgebildet sein. Dies seinerseits kann die Fläche des Gebiets um etwa 16 µm Länge in Richtung der kürzeren Seite des Halbleiterchips verringern.
Die Ausführungsform wird nun detaillierter unter Bezug auf Fig. 2 beschrieben. Fig. 2 ist ein Schaltdiagramm, um schematisch den Auslese-/Einschreibe-Betrieb des Speicherzellenarrays 4a der in Fig. 1 gezeigten Halbleiterspeicheranordnung 1 zu erläutern. Die gleichen Teilkomponenten werden mit den gleichen Bezugszeichen versehen.
Der Speicherzellenarray 4a enthält die Zellen MSS des sog. Ein-Transistor-Ein-Kondensator-Typs, die in Form eines Arrays angeordnet sind, wobei eine Zelle einen MOS-Transistor vom N-Kanaltyp und ein kapazitives Element enthält. Die Mehrzahl Bitleitungen, die einen Speicherzellenarray 4a bilden, sind in der Einheit von 2 komplementären Signalleitungen BLa und BLb gepaart, und ein Leseverstärker SA ist mit jedem Bitleitungspaar verbunden. Die Bitleitungspaare sind jeweils mit den Leitungen I/Oa und I/Ob, die ein Paar I/O-Leitungen bilden, über einen Auswahischalter 6 verbunden. Die I/Oa und I/Ob sind desweiteren mit einem Datenverstärker DA1 und einem Schreibverstärker WA1 verbunden.
Adressensignale Ai werden an die Mehrzahl Adressenanschlüsse (in Fig. 1 nicht gezeigt) angelegt, wobei eine X- Adresse Xai in einem X-Dekoder 2 über einen X-Adressenzwischenspeicher 10 und eine Y-Adresse in einen Y-Dekoder 3 und einen Adressenänderungsdetektor ADC über einen Y-Adressenzwischenspeicher 11 in Zeitteilweise eingegeben werden. Der X-Dekoder 2 wählt eine Wortleitung WL aus dem Speicherzellenarray 4a in Abhängigkeit von der X-Adresse Xae aus, während der Y-Dekoder 3 den Auswahlschalter 6 in Abhängigkeit von der Y-Adresse YAi steuert, um eines der Mehrzahl Bitleitungspaare mit den Leitungen I/Oa und I/Ob zu verbinden. Der Auswahlschalter 6 enthält eine Gruppe aus Transistoren, die Auswahisignale CSL von dem Y-Dekoder 3 an den Gateanschlüssen empfangen, und deren Source-Drain-Wege zwischen den Eingang/Ausgang des Leseverstärkers SA und I/Oa und I/Ob vorgesehen sind.
Der Adressenänderungsdetektor ADC erzeugt Steuersignale DE für den Datenverstärker DA1 in Abhängigkeit von der Y- Adresse YAi beim Auslesemodus und erzeugt Adressenänderungsdetektionssignale ATD für die Balanceschaltung BA im Einschreibmodus.
Externe Signale RAs, CAs und WE werden an jeweilige Anschlüsse (in Fig. 1 nicht gezeigt) angelegt und jeweils einem RAS-System-Steuersignalerzeuger 20, einem CAS-System Steuersignalerzeuger 21 bzw. einem WE-System-Steuersignalerzeuger 22 eingegeben. Ein Datenausgabeschaltungs-Steuersignalerzeuger 23 empfängt Signale von dem CAS-System-Steuersignalerzeuger 21 und von dem WE-System-Steuersignalerzeuger 22 unter diesen Steuersignalerzeugern und erzeugt steuersignale OE. Die Schaltung 22 erzeugt außerdem Steuersignale W1 und W2 zur Steuerung der Betätigung einer Balanceschaltung BA1, eines Eingabe-Zwischenspeichers 26 und eines Schreibverstärkers WA1.
Der Datenverstärker DA1 wird in Abhängigkeit von einem Steuersignal DE betatigt, um die Pegel der Leitungen I/Oa und I/Ob zu verstärken, und gibt eines der Daten an eine Datenbusleitung RWD aus. Der Schreibverstärker WA1 wird in Abhängigkeit von einem Steuersignal W2 betätigt, um die einzuschreibenden Daten an der Datenbusleitung RWD als komplementäre Daten zu verstärken, und liefert diese jeweils an die Leitungen I/Oa bzw. I/Ob.
Der Eingabe-/Ausgabe-Zwischenspeicher BUF1 enthält einen Ausgabe-Zwischenspeicher 25 und eine Eingabe-Zwischenspeicher 26. Der Ausgabe-Zwischenspeicher 25 wird in Abhängigkeit von einem Steuersignal OE zur Verstärkung von Daten an der Datenbusleitung RWD betätigt und gibt die Daten an den Eingabe-/Ausgabe-Anschluß Pad1 aus. Der Eingabe-Zwischenspeicher 26 wird in Abhängigkeit der Steuersignale W1 und W2 zur Verstärkung der einzuschreibenden Daten, die an dem Eingabe-/Ausgabe-Anschluß Pad 1 eingegeben werden, betätigt, und gibt die Datenbusleitung RWD aus.
Die Balanceschaltung BA1 wird in Abhängigkeit von dem Steuersignal W1 und dem Adressenänderungsdetektionssignal ATD betätigt, um den Pegel der Datenbusleitung RWD auf 1/2 Vcc zu setzen. Aufgrund dieser Bauweise, die es ermöglicht, den Pegel an der Datenbusleitung RWD auf 1/2 Vcc zu setzen, wird der Hochgeschwindigkeitsbetrieb zum Auslesen oder Einschreiben von Daten in den Speicherzellenarray verwirklicht.
Genauer gesagt setzt im Lesemodus, da der Adressendetektor ADC das Adressenänderungssignal ATD auf einen aktiven Pegel setzt, die Balanceschaltung BA1 den Pegel der Datenbusleitung RWD auf 1/2 Vcc. Die Daten der durch eine Eingabeadresse bestimmte Speicherzelle aus dem Speicherzellenarray werden den Leitungen I/Oa und I/Ob zugeführt, die ihrerseits durch den Datenverstärker DA1 verstärkt werden. Da der Pegel der Datenbusleitung RWD auf 1/2 Vcc gesetzt wurde, kann die Datenbus RWD schnell den Pegel der Ausgabedaten (0 oder Vcc) des Datenverstärkers DA1 annehmen. Dann nimmt das Steuersignal OE den aktiven Pegel an, wobei der Ausgabezwischenspeicher 25 aktiv wird und die Daten an die Datenbusleitung RWD zu dem Eingabe-/Ausgabe-Anschluß Dad1 ausgibt. Im Auslesemodus wird das externe Signal WB nicht eingegeben, und deshalb werden die Steuersignale W1 und W2, die mit dem externen Signal erzeugt werden, nicht aktiv, wodurch der Schreibverstärker WA1 und der Eingabe- /Zwischenspeicher 26 nicht aktiv bleiben.
Im Einschreibmodus nimmt, da das extreme Signal WE eingegeben wird, W1 den aktiven Pegel an, und dann setzt die Balanceschaltung BA1 den Pegel der Datenbusleitung RWD auf 1/2 Vcc. Dann werden, wenn das Steuersignal W2 den aktiven Pegel annimmt, die einzuschreibenden Daten, die an dem Anschluß Pad1 eingegeben wurden, durch den Eingabe- /Zwischenspeicher 26 verstärkt. Da der Pegel der Datenbusleitung RWD auf 1/2 Vcc gesetzt wurde, kann die Datenbusleitung RWD dem Pegel (0 oder Vcc) der Ausgabe des Eingabe- Zwischenspeichers 26 schnell folgen. Der Schreibverstärker WA1 wird durch das Steuersignal W2 betätigt, wobei die Daten an RWD als komplementäre Daten verstärkt und an die Leitungen E/Oa bzw. I/Ob zugeführt werden. Die Pegel der Leitungen I/Oa und I/Ob werden in einer bestimmten Speicherzelle in dem Speicherzellenarray gespeichert, um den Schreibbetrieb zu vervollständigen.
In Fig. 3 wird nun eine Ausführungsform der Struktur in der Fig. 1 und 2 gezeigten Balanceschaltung BA1 speziell beschrieben. Die Balanceschaltung BA1 hat ein NOR-Gate NOR1, das zwei Steuersignale an seinen Eingängen empfängt, um so einen Treiber für die Datenbusleitung RWD zu bilden, wenn entweder eines der Steuersignale ATD oder W1 den aktiven Pegel annimmt. Das NOR-Gate NOR1 enthält einen P-Kanal- Transistor 302 und einen N-Kanal-Transistor 303, die ATD an den Gate-Anschlüssen empfangen, und einen P-Kanal-Transistor 301 und einen N-Kanal-Transistor 303, die W1 an den Gateanschlüssen empfangen. Der Ausgang des NOR-Gates NOR1 ist mit einem Eingang eines CMOS-Inverters IN1 und zusammen mit dem Ausgang des Inverters IN1 mit einem Aktivitäts- Steuer-Anschluß des Inverters IN2 verbunden. Die Datenbusleitung RWD ist mit einem Eingang des Inverters IN2 verbunden. Der Inverter IN1 enthält einen P-Kanal-Transistor 305 und einen N-Kanal-Transistor 306, deren Gate-Anschlüsse mit einem gemeinsamen Eingang verbunden sind, und deren Source- Drain-Wege seriell zwischen der Leistungsquelle und Masse geschaltet sind. Der Inverter IN2 enthält einen P-Kanal- Transistor 307 und einen N-Kanal-Transistor 308, die mit ihren Eingängen mit einem gemeinsamen Gate-Anschluß verbunden sind, und deren Drain-Anschlüsse desweiteren gemeinsam mit einem Knoten N als Ausgabe des Inverters IN2 verbunden sind. Der Inverter IN2 enthält außerdem ein P-Kanal-Transistor 309, der zwischen der Leistungsquelle und dem Source- Anschluß des P-Kanal-Transistors 307 vorgesehen ist und einen Gateanschluß hat, der mit einem Aktivitäts-Steueranschluß (eine Ausgabe des Inverters IN1) verbunden ist, und einen N-Kanal-Transitor 3010, der zwischen der Masseleistungsquelle und dem Sourceanschluß des N-Kanal-Transitors 208 vorgesehen ist und einen Gateanschluß hat, der mit dem Aktivitäts-Steuer-Anschluß (eine Ausgabe des NOR-Gates NOR1) verbunden ist und wird bezüglich seiner Aktivität durch diese zwei Transistoren 309, 310, gesteuert.
Desweiteren ist ein N-Kanal-Transistor 311 vorgesehen, dessen Source-Drain-Weg zwischen dem Knoten N und der Datenbusleitung RWD geschaltet ist und an dessen Gate-Anschluß ein Ausgang des CMOS-Inverters IN1 anliegt. Ein kapazitives Element 0 ist mit einem Ende an dem Knoten N und mit dem anderen Ende an der Massespannung verbunden, um die Spannung am Knoten N zu halten. Die Kapazität des Elements ist im wesentlichen gleich der Summe der Streukapazität der Datenbusleitung RWD oder der Leitungskapazität eines Satzes Leitungen und der Gatekapazitäten der Mehrzahl Transistoren, die mit der Leitung verbunden sind, oder der Diffusionskapazität der Source-Drain-Bereiche. Aus diesem Grund wird, im Fall einer Vier-M-Bit-Halbleiterspeicheranordnung, wie bei dieser Ausführungsform (Chipgröße ist 5,5 mm x 14,5 mm), da die Streukapazität einer Datenbusleitung RWD etwa gleich 5 bis 6 pF wird (wobei die Gate-Kapazität und die Diffusionskapazität zwischen 0,5 bis 0,7 pF liegen), die Kapazität des Elementes 0 auch auf 5 bis 6 pF gesetzt.
Die Balanceschaltung BA1 mit dieser Bauweise arbeitet wie folgt. Wenn beide Steuersignale ATD und W1 in einem nichtaktiven Pegel sind (in dem niedrigen Pegel), nimmt der Ausgang des NOR-Gates NOR1 einen hohen Pegel an, und der Ausgang des Inverters IN1 nimmt einen niedrigen Pegel an. Der P-Kanal-Transistor 309 und der N-Kanal-Transistor 310 des Inverters IN2, die die beiden Ausgaben empfangen, werden betätigt, um den CMOS-Inverter IN2 zu aktivieren. Im Ergebnis invertiert der Inverter IN2 die Spannung der Datenbusleitung RWD und gibt sie an den Knoten N aus. Da an den Gate-Anschluß des N-Kanal-Transistors 311 ein niedriger Pegel angelegt wird, wird er nichtaktiv gehalten. Deshalb hält das kapazitive Element 0 den Spannungspegel entgegengesetzt der Datenbusleitung RWD (wenn z.B. der Pegel der Datenbusleitung RWD auf dem Masse-Pegel-GND ist, so hält das kapazitive Element die Spannung auf Vcc).
Wenn eines der Steuersignale ATD oder W1 einen aktiven Pegel (oder hohen Pegel) annimmt, nimmt die Ausgabe des NOR- Gates NOR1 den niedrigen Pegel und die Ausgabe des Inverters IN1 den hohen Pegel an, und der P-Kanal-Transistor 9 und der N-Kanal-Transitor 310 werden nicht-aktiv. Deshalb wird, während der Inverter IN2 nicht-aktiv ist, der N-Kanal-Transistor 311 betätigt, um den Knoten N mit der Datenbusleitung RWD elektrisch zu verbinden. Da das mit dem Knoten N verbundene kapazitive Element 0 die Spannung entgegengesetzt der Datenbusleitung bis zu diesen Zeitpunkt gehalten hat und da seine Kapazität im wesentlichen die gleiche wie die Streukapazität der Datenbusleitung RWD ist, wird, wenn der N-Kanal-Transistor 311 betätigt wird, die Hälfte der elektrischen Ladungen entweder von dem kapazitiven Element 0 oder der Datenbusleitung RWD auf entweder die Datenbusleitung RWD oder das kapazitive Element 0 übertragen, und die Spannungen an den Knoten N und an der Datenbusleitung RWD werden gleichzeitig gleich 1/2 Vcc.
Die Kapazität des Elementes 0 muß nicht notwendigerweise gleich der Streukapazität der Datenbusleitung RWD sein. Genauer gesagt, die Erfindung ist dadurch gekennzeichnet, daß das Auslesen-Einschreiben im Betrieb mit hoher Geschwindigkeit mittels einer Datenbusleitung durchgeführt werden, die eine einzelne Leitung umfaßt, wobei eine Balanceschaltung verwendet wird, welche die Spannung der Datenbusleitung in etwa gleich dem Mittel der Quellspannung und der Massespannung macht. Deshalb wird, auch wenn die Spannung der Datenbusleitung leicht von 1/2 Vcc abweicht, wenn die Balance- Schaltung betrieben wird, die Betriebsgeschwindigkeit nicht berührt, und es tauchen keine Probleme auf. Das kapazitive Element 0 kann mit beachtlicher Flexibilität ausgebildet sein.
In den Figuren 4 bis 7 werden die speziellen Schaltungsbauweisen der Datenverstärker DA1, des Schreibverstärkers WA1 und des Eingabe-Zwischenspeichers 25 und des Ausgabe-Zwischenspeichers 26, die in den Figuren 1 und 2 gezeigt sind, beschrieben.
Fig. 4 ist ein Schaltdiagramm, um die Struktur des Datenverstärkers DA1 zu zeigen. Der Datenverstärker DA1 ist eine Schaltung, die die Daten an den Leitungen I/Oa und I/Ob verstärkt und diese einer der Dateneinheiten der Datenbusleitung RWD zuführt, und er enthält zwei Differenz-Schaltungen 420, 421 der gleichen Bauweise und Ausgabeabschnitte für ein NAND-Gate NAND1, ein NOR-Gate NOR2 und die Datenbusleitung RWD. Die erste Differenz-Schaltung 420 ist jeweils mit ihrem Gate-Anschluß mit dem Leitungspaar I/Oa bzw. I/Ob verbunden, und enthält Transistoren 403 und 404, die ein Differenz-Paar bilden, welches mit einer Stromspiegelschaltung geladen wird, die ihrerseits die Transistoren 401 und 402 enthält, und wird bezüglich der Aktivität durch den Zustand des N-Kanal-Transistors 405 gesteuert, der an seinem Gateanschluß das Steuersignal DE von dem Adressendetektor ADC (Fig. 2) empfängt.
Die zweite Differenz-Schaltung 421 mit der gleichen Bauweise ist mit der ersten Differenz-Schaltung 420 für einen anderen Abschnitt verbunden, und einer ihrer Ausgänge wird an dem NAND-Gate NAND1 mit P-Kanal-Transistoren 406, 407 und den N-Kanal-Transistoren 408, 409 und an das NOR-Gate NOR2 mit den P-Kanal-Transistoren 410, 411 und den N-Kanal- Transistoren 412, 413, gegeben. Das NAND-Gate NAND1 empfängt ein Steuersignal DE an einem weiteren Eingang, während das NOR-Gate NOR2 das Signal empfängt, das durch Inversion des Steuersignals DE durch einen CMOS-Inverter mit einem P-Kanal-Transistor 414 und einem N-Kanal-Transistor 415 an einem weiteren Eingang empfängt.
Die jeweiligen Ausgaben des NAND-Gates NAND1 und des NOR- Gates NOR2 werden an die Gate-Anschlüsse des P-Kanal-Transistors 416, dessen Source-Drain-Weg zwischen der Leistungsquelle und den Ausgängen geschaltet ist, und des N- Kanal-Transistors 417 angelegt, dessen Source-Drain-Weg mit dem Ausgang und der Massespannung verbunden ist, und deren Ausgabesignal wird an die Datenbusleitung RWD geliefert.
Fig. 5 ist ein Schaltkreisdiagramm zum Zeigen der Struktur des Schreibverstärkers WA1. Der Schreibverstärker WA1 ist eine Schaltung, die die Daten an der Datenbusleitung RWD zu zwei zueinander komplementären Daten verstärkt, und enthält zwei NAND-Gates NAND2 und NAND3 derselben Struktur und zwei Ausgabeabschnitte für die Leitungen I/Oa und I/Ob.
Die Daten an der Datenbusleitung RWD werden dem NAND-Gate NAND2 mit dem P-Kanal-Transistoren 501 und 502 und den N- Kanal-Transistoren 503, 504 eingegeben, während das Signal, das durch Inversion der Daten an der Datenbusleitung RWD durch den CMOS-Inverter mit dem P-Kanal-Transistor 505 und dem N-Kanal-Transistor 506 erhalten wird, an dem NAND-Gate NAND3 mit dem P-Kanal-Transistoren 507, 508 und den N-Kanal-Transistoren 509, 510 gegeben wird.
e Die NAND-Gates NAND2 und NAND3 empfangen als weitere Eingaben die Steuersignale W2, die von den WE-System Steuersignalerzeuger 22 (Fig. 2) zugeführt wird, und werden bezüglich ihrer Aktivität durch diese gesteuert.
Die Ausgabe des NAND-Gates NAND2 und das durch Inversion der Ausgabe durch einen CMOS-Inverter mit einem P-Kanal- Transistor 511 und einem N-Kanal-Transistor 512 erhaltene Signal werden jeweils an die Gateanschlüsse des P-Kanal- Transistors 515, der einen Ausgabeabschnitt für die Leitung I/Oa darstellt, und dessen Source-Drain-Weg zwischen der Leistungsquelle und einem Ausgang geschaltet ist, bzw. an den Gateanschluß des N-Kanal-Transistors 516, dessen Source-Drain-Weg zwischen einem Ausgang und der Massespannung geschaltet ist, angelegt, und deren Ausgabesignale werden der Leitung I/Oa zugeführt.
In ähnlicher Weise wird die Ausgabe des NAND-Gates NAND3 und das durch Inversion der Ausgabe durch ein CMOS-Inverter mit einem P-Kanal-Transistor 513 und einem N-Kanal-Transistor 514 erhaltene Signal jeweils an einen Gateanschluß des N-Kanal-Transistors 517 und an einen Gateanschluß des N-Kanal-Transistors angelegt, dessen Source-Drain-Weg mit einem Ausgang und der Massespannung verbunden ist, und deren Ausgabesignale werden an die Leitung I/Ob geliefert.
Der Grund, warum die Transistoren 515, 517, die einen Ausgabeabsschnitt bilden, als N-Kanal-Transistoren ausgebildet sind, liegt darin, daß die Pegel der Leitungen I/Oa und I/Ob so gewählt sind, daß sie in der Nähe von Vcc liegen, wenn das Steuersignal W2 in einem nicht-aktiven Pegel (niedriger Pegel) oder in dem Auslesemodus ist.
Fig. 6 ist ein Schaltdiagramm, um die Bauweise eines Ausgabe-Zwischenspeichers 25 zu zeigen. Der Ausgabe-Zwischenspeicher 25 verstärkt die Daten an der Datenbusleitung RWD, liefert die Daten an den Eingabe-/Ausgabe-Anschluß Pad (Fig. 2) und umfaßt ein NOR-Gate NOR3, NAND-Gates NAND4 und NAND5 der gleichen Bauweise und Ausgabeabschnitte.
Die Daten an der Datenbusleitung RWD werden an das NOR-Gate NOR3 mit den P-Kanal-Transistoren 605, 606 und den N-Kanal- Transistoren 607, 608 und an ein NAND-Gate NAND4 mit dem P- Kanal-Transistoren 601, 602 und den N-Kanal-Transistoren 603, 604 angelegt. Das NOR-Gate NOR3 empfängt als weitere Eingabe ein Steuersignal BRWD, das von der Balanceschaltung BA1 (Fig. 1) zugeführt wird. Desweiteren wird die Ausgabe des NOR-Gates NOR3 dem NAND-Gate NAND5 mit den P-Kanal- Transistoren 609, 610 und den N-Kanal-Transistoren 611, 612 eingegeben. Die NAND-Gates NAND4 und NAND5 empfangen als weitere Eingabe die Steuersignale OF, die von dem Datenausgabe-Schaltungs-Steuersignalerzeuger 23 (Fig. 2) geliefert werden, und werden bezüglich ihrer Aktivität hierdurch gesteuert.
Die Ausgaben der NAND-Gates NAND4 und NAND5 werden jeweils an den Gateanschluß des N-Kanal-Transistors 617, der einen Ausgabeabschnitt für die Ausgabe DOUT bildet und dessen Source-Drain-Weg zwischen der Leistungsquelle und einem Ausgang geschaltet ist, und an den Gate-Anschluß des N-Kanal-Transistors 618, dessen Source-Drain-Weg zwischen einem Ausgang und der Massespannung über einen CMOS-Inverter mit einem P-Kanal-Transistor 613 und einem N-Kanal-Transistor 614 und einen CMOS-Inverter mit einem P-Kanal-Transistor 615 und einem N-Kanal-Transistor 616 verbunden ist, angelegt, und ein Ausgabesignal derselben wird an den Ausgang DOUT geliefert. Der Ausgang DOUT ist mit dem Eingabe- /Ausgabe-Anschluß Pad1 (Fig. 2) verbunden.
Fig. 7 ist ein Schaltdiagramm, um die Struktur des Eingabe- Zwischenspeichers 26 zu zeigen. Der Eingabe-Zwischenspeicher 26 ist eine Schaltung, die die einzuschreibenden Daten, welche von dem Eingabe-/Ausgabe-Anschluß Pad1 eingegeben und von dieser an die Datenbusleitung RWD geliefert werden, verstärkt und enthält eine Halteschaltung 730, die NAND-Gates NAND6 und NAND7, ein NOR-Gate NOR4 und einen Ausgabeabschnitt für die Datenbusleitung.
Die einzuschreibenden Daten, die von dem Eingabe-/Ausgabe- Pad1 eingegeben wurden, werden einem NAND-Gate NAND6 mit den P-Kanal-Transistoren 701, 702 und den N-Kanal-Transistoren 703, 704 von einem Eingang DIN eingegeben. Das NAND- Gate NAND5 empfängt als weitere Eingabe das Steuersignal W1, das von dem WE-System-Steuersignalerzeuger 22 (Fig. 2) zugeführt wird, und wird durch dieses bezüglich seiner Aktivität gesteuert. Die Ausgabe des NAND-Gates NAND6 wird durch einen CMOS-Inverter mit einem P-Kanal-Transistor 706 invertiert, und das invertierte Signal wird an ein Übertragungsgate mit einem N-Kanal-Transistor, der an seinem Gate- Anschluß das Steuersignal W1 und das invertierte Signal empfängt, und einem P-Kanal-Transistor 710 angelegt.
Das Ausgabesignal des Übertragungsgates wird in einer Halteschaltung 710 gespeichert, die einen CMOS-Inverter mit einem P-Kanal-Transistor 711 und einem N-Kanal-Transistor 712, einen CMOS-Inverter mit einem P-Kanal-Transistor 713 und einem N-Kanal-Transistor 714 und einen CMOS-Inverter mit einem P-Kanal-Transistor 715 und einem N-Kanal-Transistor 716 enthält. Die Ausgabe der Halteschaltung 730 wird an ein NAND-Gate NAND7 mit P-Kanal-Transistoren 719, 720 und N-Kanal-Transistoren 721, 722 und an ein NOR-Gate NOR4 mit P-Kanal-Transistoren 723, 724, und N-Kanal-Transistoren 725, 726 eingegeben. Das NAND-Gate NAND7 wird bezüglich seiner Aktivität gesteuert, da es als weitere Eingabe das Steuersignal empfängt, das von dem WE-System Steuersignalerzeuger 22 zugeführt wird (Fig. 2), während das NOR-Gate NOR4 bezüglich seiner Aktivität gesteuert wird, da es als weitere Eingabe das Signal empfängt, das durch Inversion des Steuersignals W2 durch den CMOS-Inverter mit einem P- Kanal-Transistor 717 und einem N-Kanal-Transistor 718 empfängt.
Die jeweiligen Ausgaben des NAND-Gates NAND7 und des NOR- Gates NOR4 werden an den Gate-Anschluß des P-Kanal-Transistors 727 angelegt, dessen Source-Drain-Weg zwischen der Leistungsquelle und dem Ausgang geschaltet ist, und an den Gate-Anschluß des N-Kanal-Transistors 728, dessen Source- Drain-Weg zwischen dem Ausgang und der Massespannung geschaltet ist, und die Ausgabe hiervon wird der Datenbusleitung RWD zugeführt.
Nun werden unter Bezug auf die Figuren 8 und 9 die Auslese- und Einschreibvorgänge der in Fig. 2 bis 7 gezeigten Halbleiterspeicheranordnung beschrieben.
Fig. 8 ist eine Ansicht, um die Signalverläufe im Auslesemodus darzustellen. Wenn eine Adresse A1 eingegeben wird (Fig. 9a), hebt der Adressendekoder ADC (Fig. 2) das Adressenänderungs-Selektionssignal ATD auf einen hohen Pegel (Fig. 8c). Wenn das ATD einen hohen Pegel annimmt, werden die Datenbusleitung RWD in der Balanceschaltung RAL und der Transistor 311, der an dem Knoten N vorgesehen ist, miteinander verbunden (Fig. 3), wobei die Pegel am Knoten N und an der Datenbusleitung RWD gleichzeitig 1/2 Vcc werden (Fig. 8(e), (f)).
Eine Speicherzelle, die entsprechend der Eingabeadresse A1 vorbestimmt wurde, wird ausgewählt, und die Pegel der Leitungen E/Oa (Fig. 2) und I/Ob werden in Abhängigkeit von den in der jeweiligen Speicherzelle gespeicherten Daten (Fig. 8(b)) auf Vcc und einen Pegel niedriger als Vcc gesetzt, die zueinander komplementär sind.
Dann hebt der Adressenänderungsdetektor ADC (Fig. 2) das Steuersignal DE auf einen hohen Pegel (Fig. 8(d)), um den Datenverstärker DA1 (Fig. 4) zu aktivieren, und der Pegel einer der Leitungen I/Oa und I/Ob wird verstärkt und der Datenbusleitung RWD eingegeben. Zu diesem Zeitpunkt kann, da der Pegel der Datenbusleitung RWD auf 1/2 Vcc durch die Balanceschaltung BA1 gesetzt wurde, der Pegel 0 (Massepegel) oder 1(Vcc-Pegel) in kurzer Zeit angenommen werden (Fig. 8 (e)).
Da ein CAS-Signal eingegeben wird, wenn die Adresse eingegeben wird, nimmt der Datenausgabe-Steuersignalerzeuger 23 (Fig. 2) seinen Betrieb auf, um das Steuersignal OE auf einen hohen Pegel anzuheben (Fig. 8 (g)). Mit dem Signal OE wird der Ausgabezwischenspeicher 25 (Fig. 6) aktiviert, um die Daten an der Datenbusleitung RWD zu verstärken und diese an den Ausgang DOUT auszugeben (Fig. 8 (h)).
Wie vorangehend beschrieben wurde, spricht der Adressenänderungsdetektor ADC (Fig. 2) schnell auf eine Änderung der Adresse an, wobei das Adressenänderungs-Selektionssignal ATD angehoben wird, und er aktiviert die Balanceschaltung WA1, bevor das Speicherzellenarray den Lesevorgang beginnt, um die Spannung an der Datenbusleitung RWD auf 1/2 Vcc zu setzen. Wenn das Speicherzellenarray die Daten ausliest und die Daten an die Datenbusleitung ausgibt, senkt die Schaltung ADC das Signal ATD auf einen niedrigen Pegel, bevor die Spannung in der Leitung RWD sich einstellt (Fig. 8 (c)). Im Auslesemodus erzeugt, da das Steuersignal W1 auf dem niedrigen Pegel gehalten wird, das NOR-Gate NOR der Balanceschaltung BA1 (Fig. 3) den hohen Ausgabepegel, wenn das ATD-Signal einen niedrigen Pegel annimmt, um den Inverter IN2 zu aktivieren, sowie um den Knoten N von der Datenbusleitung RWD durch Ausschalten des Transistors 311 zu isolieren. Der aktivierte Inverter IN2 gibt den invertierten Wert an den Knoten N in Abhängigkeit von den Daten an der Datenbusleitung RWD. Genauer gesagt, wenn die auszulesenden Daten einen hohen Pegel haben, entlädt der Inverter IN2 die verbleibende Ladung des Kondensators 0, um den Knoten N auf einen niedrigen Pegel zu schalten, während, wenn die auszulesenden Daten einen hohen Pegel haben, der Kondensator 0 geladen und der Knoten N auf den hohen Pegel gesetzt wird (Fig. 8 (f)).
Der Adressenänderungsdetektor ADC senkt zu einem Zeitpunkt, das Steuersignal DE auf einen niedrigen Pegel, nachdem die an dem Ausgang DOUT (Fig. 8(d)) auszugebenden Daten gestartet wurden, wodurch der Datenverstärker DA1 nicht-aktiv und die Datenbusleitung RWD von der I/O-Leitung isoliert wird.
Fig. 9 ist eine Signalverlaufstafel zur Erläuterung des Betriebs beim Einschreibemodus. Wenn externe Signale CAS und WE (Fig. 2) eingegeben werden (Fig. 9(a)) und (Fig. 9(b)), hebt der WE-System-Steuersignalerzeuger 22 das Steuersignal W1 (Fig. 9(d)) und senkt die Ausgabe OE der Steuerschaltung 23 (nicht gezeigt). Wenn W1 den hohen Pegel annimmt, wird die Ausgabe des Inverters IN1 in der Balanceschaltung BA1 (Fig. 3) angehoben, um WRWD (Fig. 9(f)) anzuheben, wobei der Transistor 311, der zwischen der Datenbusleitung RWD und dem Knoten N in der Balanceschaltung BA1 vorgesehen ist, leitfähig wird, um die Pegelknoten N der Datenbusleitung RWD gleichzeitig auf 1/2 Vcc zu setzen (Fig. 9(g)) und (9 (h)). Wenn das Signal BRWD von der Balanceschaltung RA1 einen hohen Pegel annimmt, nimmt die Ausgabe des NOR-Gates NOR3, welche als Eingabe die Datenbusleitung RWD des Ausgabezwischenspeichers 25 (Fig. 6) empfängt, unabhängig von RWD einen niedrigen Pegel an, und, da das Steuersignal OE auf einen niedrigen Pegel gesetzt wurde, heben die zwei NAND-Gates NAND4 und NAND5 ihre Ausgänge auf einen hohen Pegel. Dies seinerseits setzt die Eingänge der Ausgabetransistoren 617, 618 auf einen niedrigen Pegel und schaltet sie aus, um den Ausgang DOUT auf den Zustand hoher Impedanz zu bringen, was verhindert, daß die auf 1/2 Vcc gesetzte Spannung von RWD ausgegeben wird.
An dem Eingabezwischenspeicher 26 (Fig. 7) werden andererseits, da W1 auf einen hohen Pegel gesetzt ist, die einzuschreibenden Daten von dem Eingang DIN (Fig. 9(c)) in der Halteschaltung 730 gespeichert. Dann hebt der WE-System- Steuersignalerzeuger 22 (Fig. 2) die Steuersignale W1 und W2 (Fig. 9(d)) und (9(e)) an. Dies isoliert die Halteschaltung 730 des Eingabezwischenspeichers 26 (Fig. 7) von dem Eingang DIN, und gleichzeitig werden die zwei Gates NAND7 und NOR4, die die Ausgabe als Eingaben empfangen, betriebsbereit, und die Eingabedaten werden für die Ausgabe an die Datenbusleitung RWD verstärkt. Da der Pegel der Datenbusleitung RWD durch die Balanceschaltung DA1 auf 1/2 Vcc gesetzt wurde, kehrt er schnell auf den Pegel 0 (Massepegel) oder auf 1 (Vcc-Pegel) zurück (Fig. 8(g)).
Wenn W2 ansteigt, ist der Schreibverstärker WA1 aktiviert, und die Daten an der Datenbusleitung RWD werden als zueinander komplementäre Daten verstärkt und den Leitungen I/Oa und I/Ob zugeführt (Fig. 5 und 9 (i)). Die Pegel der Leitungen I/Oa und I/Ob werden als komplementäre Daten in einer vorbestimmten Speicherzelle gespeichert, um den Einschreibbetrieb zu vervollständigen.
Wenn das Steuersignal W1 einen niedrigen Pegel an der Balanceschaltung BA1 (Fig. 3) annimmt, nimmt die Ausgabe des NOR-Gates NOR1 einen hohen Pegel an, wodurch der Inverter IN2, der bis zu diesem Zeitpunkt nicht-aktiv gehalten wurde, aktiviert und der Transistor 311 AUS-geschaltet wird. Dies verursacht, daß der Kondensator 0 entladen wird, um den Knoten N auf einen niedrigen Pegel zu setzen, wenn die Eingabedaten an der Datenbusleitung RWD in einem hohen Pegel sind, und, entgegengesetzt verursacht es, daß der Kondensator 0 geladen wird, um den Knoten N auf einen hohen Pegel zu setzen, wenn die Eingabedaten in einem niedrigen Pegel sind. Mit anderen Worten wird der Knoten N auf einem Pegel entgegengesetzt der Datenbusleitung RWD (Fig. 9(h)) gehalten.
Dann wird das Steuersignal W2 angehoben, um den Schreibverstärker WA1 nicht-aktiv zu machen.
In Fig. 10 wird nun die zweite Ausführungsform der Erfindung beschrieben. Fig. 10 ist ein Schaltdiagramm, um die Struktur der Balanceschaltung BA1 zu zeigen. Die Schaltung unterscheidet sich von der Balanceschaltung, die in Bezug auf Fig. 3 erläutert wurde, dahingehend, daß zusätzlich zu dem N-Kanal-Transistor 311 ein P-Kanal-Transistor 101 vorgesehen ist, um die Leitfähigkeit zwischen der Datenbusleitung RWD und dem Knoten N durch ein Signal, das von dem NOR-Gate NOR1 ausgegeben wird, zu steuern. Diese Struktur ermöglicht eine schnelle elektrische Verbindung des Knotens N mit der Datenbusleitung RWD in Abhängigkeit vom Adressenänderungsdetektionssignal ATD.
Die Anordnung der Balanceschaltung auf dem Halbleiterchip 1 wird unter Bezug auf die Figuren 11 und 12 erläutert.
Es besteht grundsätzlich kein signifikanter Unterschied zu der Positionsanordnung der Balanceschaltung BA auf dem Halbleiterchip, der in Fig. 3 und 10 gezeigt ist. Deshalb ist es bevorzugt, die Balanceschaltung in einem Bereich anzuordnen, der nach dem Layout der peripheren Schaltungen verfügbbar ist, oder in einem sog. toten Raum, um zu der Integration des Halbleiterchips beizutragen. Zum Beispiel ist die Schaltung, wie in Fig. 11 gezeigt, benachbart dem Eingabe-/Ausgabe-Zwischenspeicher BUF1 angeordnet, und insbesondere das kapazitive Element 0, das ein großes Gebiet einnehmen sollte, ist am äußersten Bereich des Halbleiterchips angeordnet. Diese Anordnung kann in großem Maße die Integration des Chip verbessern.
Wenn das kapazitive Element 0 als ein gewöhnlicher Kondensator ausgestaltet ist, und wenn die Kapazität des Kondensators zwischen 5 und 7 PF liegt, ist die Größe bei 50 µm x 50 µm, was klein genug ist, um am äußersten Bereich angeordnet zu werden.
Desweiteren, wie es in Fig. 12 gezeigt wird, wird es möglich, anstatt eine Balanceschaltung für jede der Datenbusleitungen an verschiedenen Plätzen anzuordnen, die Balanceschaltungen integral in einer Anzahl entsprechend der Anzahl der Datenbusleitungen (4 in dieser Form) an einem gemeinsamen Platz anzuordnen.
Es ist desweitern möglich, ein kapazitives Element eines Kondensators an der unteren Schicht der Verdrahtungsschichten auszubilden, wie es z.B. in Fig. 12 gezeigt ist, um dadurch eine Balanceschaltung an jedem verfügbaren Platz auszubilden, ohne Schwierigkeiten bei der Erzeugung eines zusätzlichen Bereichs in Kauf nehmen zu müssen.
Obwohl eine Datenbusleitung für den DRAM als ein Beispiel für die vorgenannte Darlegung in Bezug auf die Ausführungsformen beschrieben wurde, ist die Erfindung nicht auf DRAMs beschränkt, sondern kann auch auf Datenbusleitungen eines SRAM (statische RAM) angewendet werden.
Obwohl die Erfindung unter Bezug auf bestimmte Ausführungsformen beschrieben wurde, ist die Beschreibung nicht in einem beschränkenden Sinn zu verstehen. Verschiedene Modifikationen der offenbarten Ausführungsformen sind für den Fachmann im Zusammenhang mit der Beschreibung der Erfindung offensichtlich. Es ist deshalb zu beachten, daß die beiliegenden Ansprüche alle Modifikationen oder Abwandlungen abdecken, die in den Rahmen der Erfindung fallen.

Claims

1. Halbleiterspeichervorrichtung mit einem Datenanschluß (Pad1), einer Datenzwischenspeicherschaltung (BUF1), die mit dem Datenanschluß (Pad1) verbunden ist, einer Datenbusleitung (RWD), die mit einem Eingang der Datenzwischenspeicherschaltung (BUF1) verbunden ist, einer Invertervorrichtung (IN2), die mit einem Eingang mit der Datenbusleitung verbunden ist, um den Pegel der Datenbusleitung (RWD) zu invertieren, einem kapazitiven Element (0) mit einer Kapazität, die im wesentlichen gleich der Streukapazität der Datenbusleitung (RWD) ist, das mit einem Ende mit dem Ausgang des Invertermittels (IN2) und mit dem anderen Ende mit der Leistungsquelle verbunden ist, und einer Vorrichtung (311) zum Verbinden des ersten Endes des kapazitiven Elementes (0) mit der Datenbusleitung (RWD) für einen vorgegebenen Zeitabschnitt.

2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Verbindungsvorrichtung (311) ein Übertragungsgate ist, das an einem Ende mit der Datenbusleitung (RWD), am anderen Ende mit dem kapazitiven Element (0) und am Steueranschluß mit einem Mittel (11, ADC, NOR1, IN1) zum Erzeugen von Steuersignalen während des vorgegebenen Zeitabschnitts verbunden ist.

3. Halbleiterspeichervorrichtung nach Anspruch 2, bei der die Invertervorrichtung (IN2) eine Inverterschaltung ist, die aktiviert wird, wenn sie aktive Steuersignale empfängt.

4. Halbleiterspeichervorrichtung nach Anspruch 3, bei der die aktiven Steuersignale Signale sind, die durch Inversion der Steuersignale erhalten werden.

5. Halbleiterspeichervorrichtung nach Anspruch 2, bei der das Mittel zur Erzeugung der Steuersignale ein Mittel zum Empfangen von Adressen (11), ein Mittel (ADC) zur Erzeugung eines Adressenänderungsdetektionssignals (ATD), wenn die Adresse sich ändert, und ein Mittel (NOR1, IN1) zur Erzeugung der Steuersignale in Abhängigkeit vom Adressenänderungsdetektionssignal (ATD) enthält.

6. Halbleiterspeichervorrichtung nach Anspruch 2, bei der das Mittel zur Erzeugung der Steuersignale ein Mittel zum Empfang eines Einschreibsteuersignals (W1), das von außen eingegeben wird, ein Mittel (NOR1), zur Erzeugung des Schreibsignals entsprechend dem Einschreibsteuersignal (W1) und ein Mittel zur Erzeugung des Steuersignais entsprechend dem Schreibsignal enthält.

7. Halbleiterspeichervorrichtung nach Anspruch 2, bei der das Übertragungsgate (311) ein Feldeffekttransistor ist, dessen Source-Drain-Weg zwischen der Datenbusleitung (RWD) und dem kapazitiven Element (0) geschaltet ist, und dessen Gate die Steuersignale empfängt.

8. Halbleiterspeichervorrichtung nach Anspruch 2, bei der das Übertragungsgate einen Feldeffekttransistor (311) eines Leitfähigkeitstyps und einen Feldeffekttransistor (101) vom entgegengesetzten Leitfähigenstyp enthält.

9. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die Datenzwischenspeicherschaltung (BUF1) eine Eingabezwischenspeicherschaltung (26) und eine Ausgabezwischenspeicherschaltung (25) enthält und mit einem Ende der Datenbusleitung (RWD) verbunden ist, während das andere Ende der Datenbusleitung mit einem Datenverstärker (DA1) und einem Einschreibverstärker (WR1) verbunden ist.

10. Halbleiterspeichervorrichtung nach Anspruch 1, bei der das kapazitive Element (0) am äußeren Rand des Halbleiterchips angeordnet ist.

11. Halbleiterspeicheranordnung nach Anspruch 1, bei der das kapazitive Element unterhalb der Verdrahtungsschicht, die in dem Halbleiterchip angeordnet ist, plaziert ist.