KR970004068B1 - 집적 메모리 회로 - Google Patents

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KR970004068B1
KR970004068B1 KR1019890012192A KR890012192A KR970004068B1 KR 970004068 B1 KR970004068 B1 KR 970004068B1 KR 1019890012192 A KR1019890012192 A KR 1019890012192A KR 890012192 A KR890012192 A KR 890012192A KR 970004068 B1 KR970004068 B1 KR 970004068B1
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아키아누스 마리아 람메르스 유도쿠스
챨스 포스 리챠드
헤르만 빌렘 살테르스 뢸로프
Original Assignee
엔. 브이. 필립스 글로아이람펜파브리켄
에프. 제이. 스미트
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Abstract

없음

Description

집적 메모리 회로
제1도는 본 발명에 따른 메모리 회로.
제2도는 제1도에 도시된 메모리 회로의 한 부분의 양호한 실시예를 상세히 나타낸 도면.
제3도는 제1도에 도시된 메모리 회로의 또다른 한부분의 양호한 실시예를 상세히 나타낸 도면.
*도면의 주요부분에 대한 부호의 설명*
Mi,j: 메모리 셀FODD, FEVEN : 선택선
BITj,
Figure kpo00001
: 비트선SLj, SRj: 캐스코드 소자
Aj: 감지 증폭기 회로WRODD, WREVEN : 기록선
Dj,
Figure kpo00002
: 데이타선SA : 증폭기 제어선
Lj,Rj : 스위칭 소자
본 발명은 각각의 컬럼(column)이 그 자체의 감지 증폭기회로를 구비하여 각각의 그 감지 증폭기 회로의 출력상에 외부로 내보낼 수 있는 출력 신호를 형성하는 매트릭스를 갖춘 집적 메모리 회로에 관한 것이다.
이와 같은 회로는 미합중국 특허 명세서 제3,930,239호에 공지되어 있다.
상기 특허 명세서는 메모리에서 데이타의 빠른 일련의 기록과 판독을 할 수 있는 추가의 시프트 레지스터를 사용하는 집적 메모리 회로를 기술하고 있다. 그러한 메모리 회로는 추가의 온 칩 시프트 레지스터에 대해 커다란 칩 표면 지역이 필요하다는 결점을 가지고 있다.
특히, 본 발명의 목적은 메모리에서 또는 메모리로부터 임의로 데이타를 직렬 또는 병렬로 빨리 기록하거나 판독할 수 있고 집적 메모리 회로의 칩 표면 지역이 소규모로 유지되도록 허용하는 추가의 시프트 레지스터를 필요로 하지 않은 집적 메모리 회로를 제공하는 것이다.
이러한 것을 성취하려면, 본 발명에 따른 집적 메모리 회로는 다음과 같은 특징을 가지고 있어야 한다. 즉, 각각의 감지 증폭기 회로가 래치 기능을 가지고 있으며, 다수의 감지 증폭기 회로를 선택하기 위한 선택수단이 제공되며, 상기 각각의 감지 증폭기 회로가 각 쌍의 감지 증폭기 회로부분을 구성하며, 그 관련된 감지 증폭기 회로쌍내의 한 감지 증폭기 회로의 정보를 나머지 또다른 감지 증폭기 회로의 정보로 직접 대체시키는 전송 수단이 제공되며, 이리하여, 상기 한 감지 증폭기 회로의 정보가 파괴되는 특징을 갖는다. 상기 전송 수단은 정보가 메모리 셀에서 또는 메모리 셀로 직접 인가되거나 또는 인접한 컬럼으로부터 직접 전송되도록 해준다. 정보는 어떤 원하는 컬럼에서 이용할 수 있도록 한 컬럼에서 다른 컬럼으로 전송될 수 있다. 더욱이, 정보는 임의로 메모리로부터 병렬 기록되거나 판독될 수 있다. 집적 회로의 메모리는 직렬로 프로그램될 수 있으며, 이것은 외부로 공급된 데이타에 의해서 칩에 접속된 한 입력 단말기에서만 행하여진다.
연속적으로, 예를들면 집적 회로의 칩 마이크로 프로세서는 메모리로부터 데이타(예를들면, 몇개의 비트로 구성된 명령어)를 병렬로 판독할 수 있다.
본 발명에 따른 집적 메모리 회로는 감지 증폭기 회로 및 필요한 추가의 스위칭 소자가 시프트 레지스터로 사용될 수 있어서, 감지 증폭기가 이중 기능을 가지는 잇점을 제공한다.
이러한 추가의 스위칭 소자는 인용한 참고자료에서 사용된 시프트 레지스터보다 더 작은 칩 표면 지역을 필요로 하여 집적 메모리 회로의 전체 표면 지역은 더 작아지게 된다.
본 발명에 따른 집적 메모리 회로의 실시예는 다음과 같은 특징을 가진다. 즉, 상기 감지 증폭기 회로쌍내의 두 감지 증폭기 회로는 집적 인접하여 있으며, 한 감지 증폭기 회로의 이득은 제어 신호의 영향하에서 다른 감지 증폭기 회로의 이득보다 크거나 같다. n번째 컬럼으로부터 (n+1)번째 컬럼, 또는 (n+1)번째 컬럼으로부터 n번째 컬럼으로의 정보 전송 방향은 해당 컬럼에서 감지 증폭기 회로의 각각의 이득에 좌우된다. 정보 전송은 감지 증폭기 회로가 높은 이득을 가지고 있는 컬럼으로부터 낮은 이득을 가지고 있는 컬럼으로 발생하게 되어, 정보 전송의 방향이 정의된다. 한쌍내의 감지 증폭기 회로는 직접적으로 인접하여 있기 때문에, 감지 증폭기 회로 사이의 접속을 위해 단지 작은 칩 표면 지역이 필요하게 된다.
본 발명에 다른 집적 메모리 회로의 양호한 실시예는 감지 증폭기 회로가 결합된 입력 및 출력을 포함하는 것을 특징으로 한다. 결과적으로, 전형적인 플립플롭 구성이 얻어지며, 한 컬럼에서 플립플롭은 마스터 기능을 가지며, 이웃하는 컬럼에서 플립플롭은 슬레이브 기능을 가진다. 추가의 스위칭 수단을 사용하지 않고서, 메모리 셀로부터 정보를 직렬 판독하며, 메모리 셀에 정보를 직렬로 기록할 수 있다.
본 발명은 또한 프로세서, 데이타 버스 및 메모리 회로를 포함하고 있는 집적 회로에 관한 것이며, 상기 프로세서는 본 발명에 따른 메모리 회로의 입력과 출력에 데이타 버스를 통해 병렬로 접속된다. 그래서, 프로세서(예를들면, 32 비트의 명령어 폭을 가지고 있음)의 프로그래밍은 집적 회로의 단일 접속핀(병렬 프로그래밍을 위해 필요한 32개의 접속핀과는 반대)만을 필요로 하며, 결과적으로 집적 회로에 대한 소형 케이싱(casing)을 발생시킨다.
본 발명은 이후 도면을 참고로 하여 상세히 설명될 것이다.
제1도는 본 발명에 따른 메모리 회로 부분을 도시한 것이며, 이러한 메모리 회로는 m의 로우(row)와 n의 컬럼으로 배치된 메모리 셀(Mi,j)의 매트릭스를 포함하며, 여기서 m과 n은 각각 로우와 컬럼의 수이며, 컬럼(j:상기 예에서 j는 짝수)에서 메모리셀(Mi,j)은 2개의 비트선(BITj와
Figure kpo00003
)을 경유하여 상호 접속되며, 동일한 로우(i)내의 모든 메모리 셀은 로우 선택 신호(WLi)를 수신한다.
또한, 각각의 컬럼(j)에서 감지 증폭기 회로(Aj)는 입력과 출력을 포함하며, 모든 감지 증폭기 회로(Aj)는 증폭기 제어선(SA)을 통해 공통 제어 신호를 수신하고, 짝수 컬럼 및 홀수 컬럼의 감지 증폭기 회로는 각각 제1선택선(FODD)과 제2선택선(FEVEN)을 통해서 제어 신호를 수신한다.
그리고, 각각의 컬럼(j)에 대해 감지 증폭기 회로(Aj)의 입력과 출력을 결합시키는 각각의 스위칭 가능한 캐스코드소자(SLj와 SRj)는 각각 비트선(BIT와
Figure kpo00004
)에 대한 컬럼(j)에서 각각 데이타선(Dj와
Figure kpo00005
)에 접속되며, 모든 컬럼(j)에서 상기 소자(SLj와 SRj)는 공통 판독 제어선 (
Figure kpo00006
) 에 접속되며, 홀수(1,...,j-1, j+1,...) 및 짝수(2,...,j, j+2,...) 컬럼에서 또한 각각 제1기록선(WRODD)과 제2기록선(WREVEN)에 접속된다.
스위칭 소자(L과 R)는 2개의 인접하는 컬럼(j와 j+1)에 대해 데이타선(Dj와 Dj+1 및
Figure kpo00007
와
Figure kpo00008
)을 접속시킬 수 있고, 소자(Lj와 Rj)는 제2선택선(FEVEN) 상에 제어 신호를 공급함으로써 인접한 컬럼(j+1)에 컬럼(j)을 접속시킬 수 있으며, 소자(Lj-1과 Rj-1)는 제1선택선(FODD)상에 제어 신호를 공급함으로써 짝수 컬럼(j)에 홀수 컬럼(j-1)을 접속시킬 수 있다.
이후, 논리 저위 또는 논리 고위(logic low or logic hihg)인 신호는 각각 "저위"와 "고위"로 언급될 것이다.
제1도에 도시된 메모리 회로의 상기 부분의 동작은 메모리 셀(Mi,j)로부터 정보의 판독 및 기록을 위해 계속해서 설명될 것이다.
한 로우(row)의 메모리 셀(Mi,j)로부터 정보를 판독하기 위해, 다음의 제어 신호는 다음과 같은 논리 레벨을 가정한다. 즉, 워드선(WLi)상의 제어 신호는 "고위"로 되어, 로우(i)의 모든 메모리 셀(Mi,j)이 선택된다. 결과적으로, 논리 신호는 모든 비트선(BIT와
Figure kpo00009
)상에 나타난다. 계속해서, 판독 제어선(
Figure kpo00010
)상의 제어 신호는 "저위"로 되어, 모든 컬럼(1,2,...,j,...,n)에서 상기 캐스코드 소자(SLj-1, SRj-1, SLj, SRj, SLj+1, SRj+1,...)는 비트선(BITj와
Figure kpo00011
)을 감지 증폭기 회로(Aj)와 데이타선(Dj와
Figure kpo00012
)에 각각 접속시킨다. "고위" 제어신호가 증폭기 제어선(SA) 상에 나타날때, 각각의 감지 증폭 회로(Aj)는 비트선(BITj와
Figure kpo00013
)과 데이타선(Dj와
Figure kpo00014
) 상에 나타나는 정보를 인수하고, 이 신호를 증폭시키며, 이 정보를 유지한다. 각각의 감지 증폭기 회로(Aj)와 데이타선(Dj와
Figure kpo00015
)의 출력에서 이용할 수 있는 정보는 도면에 도시되어 있지 않은, 예를들면 칩마이크로-프로세서와 같은 다른 회로에 병렬로 전송될 수 있다.
그러나, 집적 메모리 회로, 예를들면 마이크로-프로세서에서 회로(도시되지 않음)에 병렬 대신 직렬로 로우(i)의 메모리셀(Mi,j)을 판독한 후 각각의 감지 증폭기 회로(Aj)의 출력상에 존재하는 정보를 전송하는 것도 가능하다. 본 발명에 따른 정보의 직렬 표시는 다음과 같이 실현된다. 즉, 컬럼(j)에서 데이타선(Dj와
Figure kpo00016
)은 스위칭 소자(Lj와 Rj)를 통해 인접한 컬럼(j+1)에서 데이타선(Dj+1과
Figure kpo00017
)에 직접 접속된다.
상기 도면은 스위칭 소자(Lj-1과 Rj-1)가 컬럼(j-1)의 데이타선(Dj-1과
Figure kpo00018
)을 컬럼(j)의 데이타선(Dj와
Figure kpo00019
)에 각각 접속시키고, 스위칭 소자(Lj와 Rj)는 컬럼(j)에서 데이타선(Dj와
Figure kpo00020
)을 컬럼(j+1)에 데이타선(Dj+1과
Figure kpo00021
)에 각각 접속시키는 것을 도시하고 있다.
스위칭 소자(Lj와 Rj, Lj+2와 Rj+2)가 상기 선(FEVEN) 상의 "저위"신호 때문에 선택되지 않는 동안, 스위칭 소자(Lj-1과 Rj-1, Lj+1과 Rj+1)가 상기 선(FODD) 상의 "고위" 선택 신호에 의해서 선택될때, 정보는 컬럼(j-1)에서 컬럼(j)에서 컬럼(j-1)으로 흐를 수 있다. 유사하게, 정보는 컬럼(j+1)에서 컬럼(j+2) 또는 컬럼(j+2)에서 컬럼(j+1)으로 흐를 수 있다. 컬럼(j)에서 컬럼(j+1) 또는 컬럼(j)에서 컬럼(j-1)으로의 정보 전송 방향은 대응하는 컬럼(j-1, j, j+1, j+2)에서 감지 증폭기 회로(Aj-1, Aj, Aj+1, Aj+2)의 이득에 좌우된다. 증폭기 제어선(SA)상의 제어신호는 직렬 전송 동안 "고위"로 되어, 인접하는 감지 증폭기 회로부터 정보를 수신하는 감지 증폭기 회로가 그 정보를 인수하여 보유할 수 있다. 정보 전송은 높은 이득을 가진 감지 증폭기 회로의 컬럼에서 낮은 이득을 가진 감지 증폭기 회로를 포함하는 컬럼으로 발생하며, 후자의 컬럼에서의 정보는 그 본래 존재하는 정보가 그 감지 증폭기 회로의 이득이 더 높은 인접한 컬럼으로부터의 새로운 정보에 의해서 대체되기 때문에 손실된다.
감지 증폭기 회로의 이득 사이의 구분은 또한 선택선(FODD와 FEVEN)상의 신호에 의해서 실현된다. 상기 선택선(FODD)상에 선택 신호가 있고 상기 선택선(FEVEN)상에 선택 신호가 없을때, 예를들면 감지 증폭기 회로(Aj-1)의 이득은 감지 증폭기 회로(Aj)의 이득보다 더 크다. 제1도에서, 감지 증폭기 회로(Aj-1, Aj+1,...)와 스위칭 소자(Lj-1과 Rj-1, Lj+1과 Rj+1,...)는 모두 선택선(FODD)을 통해 제어 신호를 수신하고, 감지 증폭기회로(Aj, Aj+2,...)와 스위칭 소자(Lj와 Rj, Lj+2와 Rj+2,...)는 그 선택선(FEVEN)을 통해 제어 신호를 수신하기 때문에, 정보 전송은 컬럼(j)에서 컬럼(j+1)으로 발생한다. 감지 증폭기 회로(Aj와 Aj-1)의 구동(drive)이 역전되고(각각의 라인(FEVEN과 FODD)을 흐르는 구동은 상기 라인(FODD와 FEVEN)을 흐르는 구동으로 교체됨), 스위칭 소자(Lj와 Rj)에 대한 구동이 동일하게 남아 있을때, 또는 스위칭 소자(Lj, Rj와 Lj-1, Rj-1)의 구동이 역전되고, 감지 증폭기 회로(Aj)의 구동이 동일하게 남아 있을때, 정보 전송 방향은 반전되고, 정보는 컬럼(j)에서 컬럼(j -1)으로 전송된다. 그런데, 간단한 추가 멀티플렉스 회로 및 이에 인가될 제어 신호는 정보 전송을 컬럼(j)에서 컬럼(j+1)으로 또는 컬럼(j)에서 컬럼(j-1)으로 행할 수 있다.
추가 제어 신호는 멀티플렉서 회로가 감지 증폭기 회로(Aj, Aj+2,...)를 상기 선택선(FODD 또는 FEVEN)에 접속시키게 하며, 상기 선택선(FODD 또는 FEVEN)에 감지 증폭기 회로(Aj-1과 Aj+1)가 접속되게 한다. 첫번째 경우에서, 정보 전송은 오른쪽에서 왼쪽으로 발생하며, 두번째 경우에서는 왼쪽에서 오른쪽으로 발생한다. 간단히 하기 위해서, 이후는 선(line)상의 신호는 해당 선의 심볼로 표기될 것이다.
집적 메모리 회로에서 회로(도시되지 않음)에 대한 정보의 직렬 전송을 위해, 제어 신호(FODD와 FEVEN)는 시간적으로 고려할때 다음과 같은 레벨로 가정한다. 즉, 제어 신호(SA)는 "고위"이고, 제어 신호(FODD)도 "고위"이며, 제어 신호(FEVEN)는 "저위"이며, 정보 전송은 컬럼(j-1)에서 컬럼(j)로 또는 컬럼(j+1)에서 컬럼(j+2)으로 발생한다. 결론적으로, 제어 신호(FODD)는 "저위"로 되고, 제어 신호(FEVEN)는 "고위"로 되어, 정보 전송은 컬럼(j)에서 컬럼(j+1) 또는 컬럼(j+2)에서 컬럼(j+3)으로 발생한다. 제어 신호(FODD)는 다시 "고위"로 되고, 제어 신호(FEVEN)는 다시 "저위"로 되어, 데이타 전송은 다음 컬럼에서 발생한다. 제어 신호(FODD와 FEVEN)는 소정의 모든 정보가 집적 메모리 회로내의 회로(도시되지 않음)에 전송될때까지 번갈아 "고위"와 "저위"가 된다. 설명된 제어신호(FODD와 FEVEN)의 시퀸스는 메모리 회로내의 마지막 컬럼(n)을 통해 홀수 컬럼(j-1, j+1,...)내의 메모리 정보가 집적 메모리 회로내의 회로(도시되지 않음)에 표시되도록 해준다. 상기와 유사하게 제어 신호(FODD와 FEVEN)의 시퀸스를 사용할때, 메모리 정보를 감지 증폭기 회로(Aj)의 결합된 입력과 출력상에서 이용할 수 있게 된 후 FODD와 FEVEN의 초기값이 "저위"와 "고위"로 되고, 이러한 정보는 집적 메모리 회로내의 회로(도시되지 않음)에서 짝수 컬럼(j, j+2,...)으로부터 나타나게 된다. 그래서, 메모리 셀(Mi,j)의 전체 로우의 직렬 판독은 2단계, 예를들면 홀수 컬럼(j-1, j-1,...)의 직렬 판독후의 짝수 컬럼(j, j+2)의 판독 또는 짝수 컬럼의 판독후의 메모리 회로의 홀수 컬럼 판독으로 발생된다.
로우(i)의 메모리 셀(Mi,j)에서 정보의 기록은 메모리셀로부터 정보를 판독하는 이미 설명된 바와 같은 2개의 다른 방법으로 병렬 또는 직렬로 실현될 수 있다. 데이타선(Dj와
Figure kpo00022
)상에서 정보의 병렬 표시 경우에, 이러한 정보는 "고위"의 제어 신호(SA)가 있을때 인수되어 보유된다. 결론적으로, "고위"신호(WRODD, WREVEN, WLi)가 있을때, 이러한 정보는 로우(i)의 메모리 셀(Mi,j)에 저장된다. 다른 방법에서, 정보는 데이타선(Dj-1과
Figure kpo00023
, Dj와
Figure kpo00024
, Dj+1과
Figure kpo00025
)에 결합된 다른 드라이버(제1도에 도시되지 않음)에 의해서 메모리 셀(Mi,j)에 저장될 수 있다. 이러한 것은 감지 증폭기 회로(Aj-1, Aj, Aj+1...) 대신에 사용된다.
이러한 예에서, 로우 메모리 셀에서 정보의 직렬 기록은 다음과 같이 수행된다. 즉, 정보는 메모리 회로내의 제1컬럼(1)의 데이타선(D1과
Figure kpo00026
)에 존재한다. 여기서 제어 신호(SA)는 "고위"이며, 제어 신호(FODD)는 "고위"로 되고, 제어 신호(FEVEN)는 "저위"로 남게 된다. 결론적으로, 인접한 제2컬럼(2)에서 감지 증폭기 회로(A2)는 이러한 정보를 접수하게 된다. 계속해서, 제어신호(FEVEN)는 "고위"로 되고, 제어신호(FODD)는 "저위"로 되어, 이러한 정보는 제3컬럼(3) 내의 감지 증폭기 회로(A3)에 의해 접수된다. 새로운 정보는 제어신호(FODD)가 "고위"로 되고, 제어 신호(FEVEN)가 다시 "저위"로 된 후 제1컬럼 메모리(1)의 데이타선(D1과
Figure kpo00027
)에 나타나게 된다. 그래서, 정보는 컬럼(j)에서 컬럼(j+1)으로 직렬로 이동된다. 메모리 셀의 직렬 판독의 이전 설명과 같이 로우의 메모리 셀에서 정보의 직렬 기록은 2단계로 발생해야만 한다.
제1단계 동안에, 홀수 컬럼의 메모리 셀에서 i번째 로우에서 발생하고, 제2단계에서는 역으로 짝수 컬럼의 메모리 셀에서 발생한다. 제어 신호(WRODD와 WREVEN)를 사용하고, 캐스코드 소자(SL과 SR)을 구동시킬때, 각각의 제1단계와 제2단계 동안에 감지 증폭기 회로에 이동된 정보는 각각 홀수와 짝수 컬럼 또는 짝수와 홀수 컬럼의 메모리 셀에 기록될 수 있다.
제2도는 스위칭 소자(Lj-1과 Rj-1, Lj와 Rj...)와 감지 증폭기 회로(Aj-1, Aj, Aj+1...)의 양호한 실시예와 같은 제1도에 도시된 메모리 회로 부분의 양호한 실시예를 상세히 나타낸 것이다. 각각의 스위칭 소자(Lj-1과 Rj-1, Lj와 Rj...)는 n형 트랜지스터(N5,N6)을 포함하고 있으며, 각각의 감지 증폭기 회로(A)는 4개의 n형 트랜지스터(N1,N2,N3,N4)와 2개의 p형 트랜지스터(P1,P2)를 포함하고 있다. 트랜지스터(N1,N2)의 소스는 상호접속되어 트랜지스터(N3,N4)의 드레인에 접속된다. 트랜지스터(N1,P1)와 트랜지스터(N2,P2)의 드레인은 서로 접속되어 트랜지스터(N2와 P2, N1과 P1)의 게이트 및 데이타선(D,
Figure kpo00028
)에 각각 접속된다. 트랜지스터(P1,P2)와 트랜지스터(N3,N4)의 소스는 각각 전력 공급 단자(V2,V1)에 결합된다. 컬럼(j)에서 트랜지스터(N3와 N4)의 게이트는 각각 제어 신호(SA와 FEVEN)를 수신한다.
제2도에 도시된 회로는 다음과 같이 동작한다. 즉, "고위" 제어 신호(FEVEN), "저위" 제어 신호(FODD), "고위" 제어신호(SA)의 경우에서, 트랜지스터(N3,N4)는 턴-온되고, 비교적 큰 전류가 제1공급 전력 단자(V1)로 흐른다. 결과적으로, 감지 증폭기 회로(Aj)의 이득은, 제어 신호(SA)에 의해서만 구동되고 제어 신호(FODD)에 의해서는 구동되지 않는 감지 증폭기 회로의 이득을 초과하게 되어, 제1도에 도시된 회로동작의 설명에서 이미 언급된 바와 같이, 정보는 컬럼(j)에서 인접한 컬럼(j+1)으로 전송된다.
제3도는 제1도에 도시된 캐스코드 소자(SLj와 SRj, SLj+1과 SRj+1...)의 양호한 실시예를 상세히 나타낸 것이다. 각각의 캐스코드 소자(SL과 SR)는 병렬 접속된 n형 트랜지스터(N7,N8)를 각각 구비하며 p형 트랜지스터(P3,P4)를 포함하고 있다. 짝수(2,4,6,...) 컬럼 메로리와 홀수(1,3,5,...) 컬럼 메모리의 트랜지스터(N7,N8)의 게이트는 각각 제어 신호(WREVEN, WRODD)에 결합된다. 각각의 메모리 컬럼에서 캐스코드 소자(SL,SR)내의 트랜지스터(P3,P4)의 게이트는 제어 신호 (
Figure kpo00029
) 에 의해서 제어된다.
제3도에 도시된 회로는 다음과 같이 동작한다. 즉, 캐스코드 소자(SL과 SR)의 기능은 이미 제1도를 참고하여 설명되어 있으므로, P형 및 n형 트랜지스터의 기능만이 설명될 것이다. "저위" 제어 신호 (
Figure kpo00030
) 의 경우에, 메모리 회로에서 모든 캐스코드 소자(SR,SL) 내의 트랜지스터(P3,P4)가 턴-온되어, 각각의 컬럼(j)에서 비트선(BITj)은 데이타선(Dj)에 접속되고, 비트선 (
Figure kpo00031
) 은 데이타선 (
Figure kpo00032
에 접속된다. 트랜지스터(P3,P4)에 대해 n형 트랜지스터 대신 p형 트랜지스터의 사용은 메모리셀(Mi,j)로부터 정보가 판독될때 비트선(BITj,
Figure kpo00033
) 상의 전압이 p형 트랜지스터 임계 전압(VTHP)과 제어 전압 (
Figure kpo00034
)의 합보다 크기 때문에(여기서, 이러한 합은 대략 5V의 공급 전압의 경우 1V이다) 양호하게 되어, 어떠한 전압 손실도 트랜지스터(P3,P4) 양단에서 발생하지 않는다. 트랜지스터(N7,N8)에 대해 n형 트랜지스터가 사용되며 비트선(BITj
Figure kpo00035
(도면에 도시되지 않음))에 메모리셀(Mi,j)을 접속시키는 트랜지스터가 또한 n형 트랜지스터로 항상 사용되기 때문에 비트선(BITj,
Figure kpo00036
)을 통한 메모리셀(Mi,j)의 기록 동작의 경우 어떠한 임계 전압 손실도 "저위" 레벨에서 발생하지 않는다.

Claims (13)

  1. 각각의 컬럼이 그 자체의 감지 증폭기 회로를 구비하여 각각의 감지 증폭기 회로 출력상에 외부로 표시가능한 출력 신호를 형성하는 매트릭스를 포함하는 집적 메모리 회로에 있어서, 상기 각각의 감지 증폭기 회로가 래치 기능을 가지고 있으며, 다수의 상기 감지 증폭기 회로를 선택하기 위한 선택 수단이 제공되며, 상기 감지 증폭기 회로가 각각 감지 증폭기회로쌍의 부분을 구분하며, 그 관련된 상기 감지 증폭기 회로 쌍내의 한 감지 증폭기회로의 정보를 나머지 또다른 감지 증폭기 회로의 정보로 직접 대체시키는 전송 수단이 제공되며, 이리하여, 상기 한 감지 증폭기 회로의 정보가 파괴되는 것을 특징으로 하는 집적 메모리 회로.
  2. 제1항에 있어서, 상기 감지 증폭기 회로 쌍내의 한 감지 증폭기 회로와 다른 한 감지 증폭기 회로가 직접적으로 인접하여 있고, 상기 한 감지 증폭기 회로의 이득이 제어 신호의 영향하에서 상기 또다른 감지 증폭기 회로의 이득보다 크거나 같은 것을 특징으로 하는 집적 메모리 회로.
  3. 제1항 또는 제2항에 있어서, 상기 감지 증폭기 회로들은 결합된 입력과 출력을 포함하는 것을 특징으로 하는 집적 메모리 회로.
  4. 제1항 또는 제2항에 있어서, 한 컬럼에서 감지 증폭기 회로의 각각의 입력은 두개의 다른 제어 신호를 수신하기에 적합한 개별적으로 스위칭 가능한 캐스코드 소자를 통해 상기 컬럼내의 비트선에 접속되는 것을 특징으로 하는 집적 메모리 회로.
  5. 제1항 또는 제2항에 있어서, 상기 각각의 스위칭 가능한 직렬 소자는 n형 트랜지스터를 포함하는 것을 특징으로 하는 집적 메모리 회로.
  6. 제4항에 있어서, 상기 각각의 스위칭 가능한 캐스코드 소자는 병렬 접속된 P형 트랜지스터 및 n형 트랜지스터를 포함하는 것을 특징으로 하는 집적 메모리 회로.
  7. 제5항에 있어서, 상기 n형 트랜지스터의 제어 전극은, 홀수 컬럼으로부터 짝수 컬럼으로 컬럼 수가 상승하여 제1제어 신호를 수신하기에 적합하고, 짝수 컬럼으로부터 홀수 컬럼으로 컬럼 수가 상승하여 제2제어 신호를 수신하기에 적합한 것을 특징으로 하는 집적 메모리 회로.
  8. 제6항에 있어서, 상기 각각의 스위칭 가능한 캐스코드 소자내의 P형 트랜지스터의 제어 전극이 판독 신호의 수신에 적합하고, 홀수 컬럼과 짝수 컬럼의 각 스위칭 가능한 캐스 코드 소자내의 n형 트랜지스터의 제어 전극은 각각 제1기록 신호의 수신 및 제2기록 신호의 수신에 적합한 것을 특징으로 하는 집적 메모리 회로.
  9. 제7항에 있어서, 홀수 컬럼 및 짝수 컬럼의 상기 감지 증폭기 회로가 각각 상기 제1제어 신호 및 상기 제2제어 신호를 수신하기에 적합하거나 또는 상기 제2제어 신호 및 상기 제1제어 신호를 수신하기에 적합한 것을 특징으로 하는 집적 메모리 회로.
  10. 제9항에 있어서, 상기 감지 증폭기 회로가 n형 트랜지스터에 의해 각각 스위치-온 또는 스위치-오프될 수 있으며, 그 마지막 n형 트랜지스터에 병렬로 추가의 n형 트랜지스터가 접속되며 이 추가의 n형 트랜지스터의 제어 전극이 상기 제1제어 신호 또는 상기 제2제어 신호의 수신에 적합한 것을 특징으로 하는 집적 메모리 회로.
  11. 제6항, 제7항, 제8항, 제10항중 어느 한 항에 있어서, 상기 n형 트랜지스터는 n 채널 전계 효과 트랜지스터 또는 바이폴라 npn 트랜지스이고, 상기 p형 트랜지스터는 p 채널 전계 효과 트랜지스터 또는 바이폴라 pnp 트랜지스터인 것을 특징으로 하는 집적 메모리 회로.
  12. 프로세서, 데이타 버스, 및 메모리 회로를 구비하는 집적 회로에 있어서, 상기 프로세서는 상기 데이타 버스를 통해, 상기 제1항에 청구된 메모리 회로의 입력 및 출력에 병렬로 접속되는 것을 특징으로 하는 집적 회로.
  13. 제12항에 있어서, 상기 메모리 회로의 직렬 입력/출력이 상기 집적 회로의 접속핀에 접속되는 것을 특징으로 하는 집적 회로.
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