CN107408088B - 非易失性存储装置的快速读取 - Google Patents

Abstract

提供感测技术和相关联的电路用于与存储器设备一起使用。这些技术适用于涉及偶数位线或奇数位线的感测操作。在一种方法中，感测电路包括具有单独的高速缓存访问线但被连接到公共输出总线的左侧部分和右侧部分。通过使用来自左侧部分的半字和来自右侧部分的半字，可以一次输出全数据字。或者，感测电路可以被配置以便从左侧部分或右侧部分一次输出全数据字。一个实现方式为左侧部分和右侧部分中的每一个提供N位总线和N个输入路径。另一实现方式为左侧部分和右侧部分中的每一个提供N位总线和N/2个输入路径。

Description

非易失性存储装置的快速读取

背景技术

半导体存储器被广泛用于诸如蜂窝电话、数字照相机、个人数字助理、医疗电子、移动计算设备和非移动计算设备的各种电子设备中。半导体存储器可以包括非易失性存储器或易失性存储器。即使当非易失性存储器未被连接到电源(例如，电池)时，非易失性存储器也允许信息被存储和保留。非易失性存储器的示例包括闪存(例如，NAND型和NOR型闪存)和电可擦除可编程只读存储器(Electrically Erasable Programmable Read-OnlyMemory，EEPROM)。

诸如浮置栅极的电荷存储材料或电荷捕获材料可以被用于这种存储器设备中以存储表示数据状态的电荷。电荷捕获材料可以被垂直地布置在三维(three-dimensional，3D)堆叠存储器结构中，或者被水平地布置在二维(two-dimensional，2D)存储器结构中。3D存储器结构的一个示例是位成本可扩展(Bit cost Scalable，BiCS)架构，其包括交替的导电层和电介质层的堆叠。在堆叠中形成存储器孔，并且然后通过用包括电荷捕获层的材料填充存储器孔来形成NAND串以创建存储器单元的垂直柱。直的NAND串在一个存储器孔中延伸。由导电层提供存储器单元的控制栅。

然而，在操作这样的存储器设备中呈现出各种挑战。

附图说明

在不同图中，相同编号的元件是指的公共组件。

图1是3D堆叠非易失性存储器设备的透视图。

图2是诸如图1的3D堆叠非易失性存储器设备100的存储器设备的功能框图。

图3A是描绘用于对在控制器中的一个或多个处理器进行编程的软件模块的框图。

图3B是描绘用于对状态机或在存储器裸芯上的其他处理器进行编程的软件模块的框图。

图4A是具有两个平面的存储器结构的框图。

图4B描绘了存储器单元的块的一部分的俯视图。

图4C描绘了存储器单元的块的一部分的横截面图

图4D描绘了选择栅极层和字线层的视图。

图4E是存储器单元的垂直柱的横截面图。

图5A描绘了图1的感测块SB1的示例框图。

图5B描绘了图1的感测块SB1的另一示例框图。

图6A描绘了包括被布置在16个高速缓存层中的感测放大器(sense amplifier)和高速缓存的示例感测电路(sensing circuit)。

图6B描绘了诸如图6A的感测电路的多个感测电路的示例布置。

图6C描绘了与图6B一致的示例感测电路和输入/输出电路。

图6D描绘了被输入到图6A的感测电路的并且从图6A的感测电路输出的数据的示例配置。

图7A描绘了示例编程处理。

图7B描绘了示例读取过程，在其中所有位线的存储器单元被同时读取。

图7C描绘了示例读取处理，在其中偶数位线和奇数位线的存储器单元被分别读取。

图7D描绘了与图7A一致的示例编程处理，在其中数据在图6A的感测电路中的每个高速缓存层内从高速缓存传送到感测放大器。

图7E描绘了与图7B一致的示例所有位线读取处理，在其中在图6A的感测电路的高速缓存层的每一个内将数据从感测放大器传送到高速缓存。

图7F描绘了与图7D和7E的处理一致的在图6A的高速缓存层CT0的感测放大器和高速缓存之间的、数据的示例传送。

图8A描绘与图7C一致的示例读取处理，在其中在图6A的感测电路中的高速缓存层的每一个内将读取数据从偶数位线的感测放大器传送到高速缓存。

图8B描绘与图7C一致的示例读取处理，在其中在图6A的感测电路中的高速缓存层的每一个内将读取数据从奇数位线的感测放大器传送到高速缓存。

图8C描绘了与图8A的处理一致的在图6A的高速缓存层CT0的偶数位线的感测放大器与高速缓存层CT0的高速缓存之间的、数据传送的示例传送。

图8D描绘了与图8B的处理一致的在图6A的高速缓存层CT0的奇数位线的感测放大器与高速缓存层CT0的高速缓存之间的、数据的示例传送。

图9A描绘了在图6A的高速缓存层CT0、CT2、CT4和CT6的感测放大器和高速缓存之间的、数据的示例传送，图9A中每个高速缓存层具有单个总线，不同层的总线被连接到彼此，并示出了同层传送。

图9B描绘了在图6A的高速缓存层CT0、CT2、CT4和CT6的感测放大器和高速缓存之间的数据的示例传送，图9B中每个高速缓存层具有单个总线，不同层的总线被连接到彼此，并示出了跨层传送。

图10A描绘了在图6A的感测电路中的示例数据总线，图10A中每个高速缓存层具有双总线，并且不同层的总线被连接到彼此。

图10B描绘了在编程或读取操作期间在图10A的高速缓存层CT0和CT8中的、数据的示例同层传送，在其中数据字的第一半(例如，低位字节)被传送，并且相邻感测放大器在传送中被使用。

图10C描绘了在编程或读取操作期间在图10A的高速缓存层CT0和CT8中的、数据的示例同层传送，在其中数据字的第二半(例如，高位字节)被传送，并且相邻感测放大器在传送中被使用。

图10D描绘了在编程操作期间在图10A的高速缓存层CT0和CT8中的、数据的示例传送，在其中将数据字的第一半(例如，低位字节)从CT0传送到CT8，并且将数据字的第二半(例如，高位字节)在CT0内传送，并且偶数感测放大器在传送中被使用。

图10E描绘了在读取操作期间在图10A的高速缓存层CT0和CT8中的、数据的示例传送，在其中将数据字的第一半(例如，低位字节)从CT8传送到CT0，并且将数据字的第二半(例如，高位字节)在CT0内传送，并且偶数感测放大器在传送中被使用。

图10F描绘了在编程操作期间在图10A的高速缓存层CT0和CT8中的、数据的示例传送，在其中将数据字的第一半(例如，低位字节)从CT8传送到CT0，并且将数据字的第二半(例如，高位字节)在CT8内传送，并且奇数感测放大器在传送中被使用。

图10G描绘了在读取操作期间在图10A的高速缓存层CT0和CT8中的、数据的示例传送，在其中将数据字的第一半(例如，低位字节)从CT0传送到CT8，并且将数据字的第二半(例如，高位字节)在CT8内传送，并且奇数感测放大器在传送中被使用。

图11A描绘了被应用于图6A的示例感测电路的用于使用图10D的示例来在针对偶数位线的编程操作中传送数据的示例处理。

图11B描绘了被应用于图6A的示例感测电路的用于使用图10F的示例来在针对奇数位线的编程操作中传送数据的示例处理。

图11C描绘了被应用于图6A的示例感测电路的用于使用图10E的示例来在针对偶数位线的读取操作中传送数据的示例处理。

图11D描绘了被应用于图6A的示例感测电路的用于使用图10G的示例来在针对奇数位线的读取操作中传送数据的示例处理。

图12A描绘了与图7D和7E的处理一致的用于在全页(full page)编程或读取操作中选择高速缓存层和感测放大器层的示例序列。

图12B描绘了与图11A和11C的处理一致的用于在针对包括偶数位线的半页(halfpage)的编程或读取操作中选择高速缓存层和感测放大器层的示例序列。

图12C描绘了与图11B和11D的处理一致的用于在针对包括奇数位线的半页的编程或读取操作中选择高速缓存层和感测放大器层的示例序列。

图13A描绘了一对图6A的感测电路的示例布置，在其中使用了公共的高速缓存访问线集合。

图13B描绘了一对图6A的感测电路的另一示例布置，在其中使用了单独的高速缓存访问线集合。

图13C描绘了基于图13B的布置的电路。

图13D描绘了一对图6A的感测电路的另一示例布置。

图13E描绘了与图13B-图13D一致的在左侧(left hand)感测部分和右侧感测部分中的高速缓存集合。

图14A和图14B描绘了在示例一次通过(one-pass)编程操作中的存储器单元的具有四个数据状态的阈值电压(Vth)分布。

具体实施方式

提供了感测技术和相关联的电路用于与存储器设备一起使用。这些技术适用于在涉及偶数位线或奇数位线的编程和感测操作中使用。

由于存储器设备尺寸的缩小，位线之间的寄生电容可以是重要的。由于耦合来自相邻位线的噪声，感测精度会恶化，这可能导致读取错误。增加位线稳定时间可以补偿此噪声的影响，但由于额外的等待时间，读取性能下降。

在没有性能下降的情况下抵消噪声的方法涉及与偶数位线单独地感测奇数位线。由于减少的耦合，与所有位线感测相比，位线稳定时间可以减少以减少总体读取时间。在感测位线期间，两个相邻位线是非激活的并且用作屏蔽位线。在该方法中，数据的部分页被映射到偶数位线或奇数位线。数据映射的一种方法是将用户数据(例如，一个字)映射到例如16个BL的连续位线(bit line，BL)，以具有更好的柱修复效率。

所提出的技术提供了用于屏蔽位线感测(偶奇感测)和常规所有位线感测的数据映射方法。结果，存在与由在存储器设备中的只读存储器(Read-Only Memory，ROM)熔丝(fuse)所设定的映射的向后兼容性。

在一种方法中，通过使用双数据总线来修改在感测电路中的高速缓存和感测放大器之间的映射。一个总线用于同层传送并且另一个总线用于跨层传送。每层包括感测放大器集合和相对应的高速缓存集合。该方法不需要被连接到感测电路的输入/输出路径的修改。

在另一方法中，感测电路包括具有单独的高速缓存访问线但被连接到公共输出总线的左侧部分和右侧部分。通过使用来自左侧部分的半字和来自右侧部分的半字，可以一次输出全数据字。或者，感测电路可以被配置以便从左侧部分或右侧部分一次输出全数据字。一个实现方式为左侧部分和右侧部分中的每一个提供N个输入路径。另一实现方式为左侧部分和右侧部分中的每一个提供N/2个输入路径。输入路径用于N位总线。

这两种方法也可以被组合。例如，可以在具有单独的高速缓存访问线的左侧部分和右侧部分的每一个中使用双数据总线电路。这样允许在仍然一次输出全页的同时感测四分之一位线。

以下讨论提供了用于可以实现所提出的技术的存储器设备的合适的结构的一个示例的细节。

图1是三维(3D)堆叠的非易失性存储器设备的透视图。存储器设备100包括衬底101。衬底上和衬底上方是存储器单元(非易失性存储元件)的示例块BLK0和BLK1。同样在衬底101上是具有由块使用的支撑电路的外围区域104。衬底101还可以在块下方承载(carry)电路以及在导电路径中被模式化(pattern)的一个或多个下部金属层以承载电路的信号。这些块被形成在存储器设备的中间区域102中。在存储器设备的上部区域103中，一个或多个上部金属层在导电路径中被图案化以承载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠的交替电平表示字线。尽管作为示例描绘两个块，但可以使用在x方向和/或y方向延伸的附加块。

在一个示例实现方式中，在x方向上的平面的长度表示针对字线的信号路径延伸的方向(字线或SGD线方向)，并且在y方向上的平面的宽度表示针对位线的信号路径延伸的方向(位线方向)。z方向表示存储器设备的高度。

图2是诸如图1的3D堆叠非易失性存储器设备100的示例存储器设备的功能框图。存储器设备100包括一个或多个存储器裸芯108。每个存储器裸芯108包括存储器单元的三维存储器结构126(诸如，例如存储器单元的3D阵列)、控制电路110和读/写电路128。存储器结构126可以经由行解码器124由字线来寻址和经由柱解码器132由位线来寻址。读/写电路128包括多个感测块SB1、SB2、...、SBp(感测电路)，并且允许存储器单元的一页被并行读取或编程。在一些系统中，控制器122被包括在相同的存储器设备100(例如，可移除存储卡)中作为一个或多个存储器裸芯108。然而，在其他系统中，控制器可以从存储器裸芯108分离。在一些实施例中，一个控制器122将与多个存储器裸芯108通信。在其他实施例中，每个存储器裸芯108具有自身的控制器。命令和数据经由数据总线120在主机140和控制器122之间被传送，以及经由线118在控制器122和一个或多个存储器裸芯108之间被传送。在一个实施例中，存储器裸芯108包括连接到线118的输入和/或输出(I/O)引脚集合。

存储器结构126可以包括存储器单元的一个或多个阵列，该一个或多个阵列包括3D阵列。存储器结构可以包括单片三维存储器结构，在该单片三维存储器结构中多个存储器层次(level)被形成在单个衬底(诸如晶片)上方，而不没有介于其中间衬底。存储器结构可以包括在具有被布置在硅衬底上方的激活区域的存储器单元的阵列的一个或多个物理层次中被单片地形成的任何类型的非易失性存储器。存储器结构可以在具有与存储器单元的操作相关联的电路的非易失性存储器设备中，无论该相关联的电路是在衬底之上还是在衬底内。

控制电路110与读/写电路128协作以在存储器结构126上执行存储器操作(例如，擦除、编程、读取和其它)，并且控制电路110包括状态机112、片上地址解码器114、和电源控制模块116。状态机112提供存储器操作的芯片级控制。可以提供代码和参数存储器113用于存储操作参数和软件。在一个实施例中，状态机112是可由在代码和参数存储器113中所存储的软件来编程的。在其他实施例中，状态机112不使用软件并且完全在硬件(例如，电子电路)中实现。

片上地址解码器114将在由主机140或存储器控制器122使用的地址之间的地址接口提供给由解码器124和132使用的硬件地址。功率控制模块116在存储器操作期间控制被提供给字线和位线的功率和电压。它可以包括在3D配置中的用于字线层(下面将讨论)的驱动器、选择晶体管(例如下面所描述的SGS和SGD晶体管)和源极线。功率控制模块116可以包括用于创建电压的电荷泵。感测块包括位线驱动器。SGS晶体管是在NAND串的源极端处的选择栅极晶体管，并且SGD晶体管是在NAND串的漏极端处的选择栅极晶体管。

控制电路110，状态机112，解码器114/124/132，存储器113，功率控制模块116，感测块SB1、SB2、...、SBp，读/写电路128，及控制器122的任何一个或任何组合可以被认为是执行本文所述功能的管理电路或控制电路。

(片上或片外)控制器122可以包括处理器122c和诸如ROM 122a和RAM 122b的存储设备(存储器)。存储设备包括诸如指令集合的代码，并且处理器122c可是操作的以执行该指令集合以提供本文所述的功能。可替换地或附加地，处理器122c可以从在存储器结构(诸如被连接到一个或多个字线的存储器单元的保留区域)中的存储设备访问代码。

在存储器结构126中的多个存储器元件可以被配置以便它们被串联连接或以便每个元件是可单独地访问的。通过非限制性示例，在NAND配置(NAND闪存)中的闪存设备通常包含被串联连接的存储器元件。NAND串是串联连接的存储器单元和选择栅极晶体管的集合的示例。

NAND闪存阵列可以被配置以便阵列由多个NAND串构成，该多个NAND串的NAND串是由多个存储器单元构成，该多个存储器单元共享单个位线并作为组被访问。可替换地，存储器元件可以被配置以便每个元件是可单独地访问的，例如NOR存储器阵列。NAND和NOR存储器配置是示例的，并且可以以其他方式配置存储器单元。

存储器单元可以以有序阵列(诸如多个行和/或柱)被布置在单个存储器设备层次中。然而，存储器元件可以被排列在非规则配置中或非正交配置中，或被排列在不被认为是阵列的结构中。

三维存储器阵列被布置以便存储器单元占据多个平面或多个存储器设备层次，从而形成三维(即，在x方向、y方向和z方向上，其中z方向基本垂直于衬底的主表面，x方向和y方向基本平行于衬底的主表面)结构。作为非限制性示例，三维存储器结构可以被垂直地布置为多个二维存储器设备层次的堆叠。作为另一非限制性示例，三维存储器阵列可以被布置为具有一具有多个存储器单元的每个柱的多个垂直柱(例如，基本垂直于衬底的主表面延伸的柱，即在y方向上)柱。垂直柱可以被布置在二维配置中((例如在x-y平面中)，导致具有在多个垂直堆叠的存储器平面上的存储器单元的存储器单元的三维布置。存储元件在三维中的其他配置也可以构成三维存储器阵列。

通过非限制性示例，在三维NAD存储器阵列中，存储器元件可以被耦合在一起以形成横跨多个水平存储器设备层次的垂直NAND串。可以设想其他三维配置，其中一些NAND串包含在单个存储器层次中的存储器元件，而其他串包含跨过多个存储器层次的存储器元件。也可以在NOR配置和电阻式记忆体(ReRAM)配置中设计三维存储器阵列。

本文提供的技术可以与2D或3D存储器一起使用。

本领域普通技术人员将认识到，该技术不限于单个特定的存储器结构，而是涵盖在本文所描述的以及被本领域普通技术人员所理解的技术的精神和范围内的许多相关的存储器结构。

图3A是描绘用于对在控制器122中的一个或多个处理器进行编程的软件模块的框图。图3A描绘了被存储在ROM 122a中的读取模块150、编程模块152、擦除模块154和压力测试模块156。这些软件模块也可以被存储在RAM或存储器裸芯108中。读取模块150包括对处理器122C进行编程以执行读取操作的软件。编程模块152包括对(多个)处理器122C进行编程的软件以执行编程操作。擦除模块154包括对(多个)处理器122C进行编程的软件以执行擦除操作。压力测试模块156包括对(多个)处理器122C进行编程的软件以执行压力操作和测试操作(如本文所描述(参见图8-图10))。基于软件，控制器122指导存储器裸芯108执行存储器操作。

图3B是描绘了用于对状态机112(或在存储器裸芯108上的其他处理器)进行编程的软件模块的框图。图3B描绘了被存储在代码和参数存储器113中的读取模块160、编程模块162、擦除模块164和压力测试模块166。这些软件模块也可以被存储在RAM或存储器结构126中。读取模块160包括对状态机112进行编程的软件以执行读取操作。编程模块152包括对状态机112进行编程的软件以执行编程操作。擦除模块154包括对状态机112进行编程的软件以执行擦拭操作。压力测试模块156包括对状态机112进行编程的软件以执行应力操作和测试操作(如本文所描述(参见图8-图10))。可替换地，状态机112(其为电子电路)可以被硬连线，以便不需要软件。

图4A是解释被划分为两个平面302和304的存储器结构126的一个示例组织的框图。然后每个平面被划分为M个块。在一个示例中，每个平面具有大约2000个块。然而，也可以使用不同数量的块和平面。

图4B是描绘来自存储器结构126的一个块的一部分的俯视图的框图。图4B中所描绘的块的部分对应于图4A的块2中的部分306。从图4B可以看出，在图4B中所描绘的块沿箭头330的方向及沿箭头332的方向延伸。在一个实施例中，存储器阵列将具有48层。其他实施例存储器阵列具有小于或大于48层的层。然而，图4B仅示出了顶层。

图4B描绘了表示垂直柱的多个圆。垂直柱的每一个包括多个选择晶体管和多个存储器单元。在一个实施例中，每个垂直柱实现NAND串。以下提供垂直柱的更多详细信息。由于在图4B中所描绘的块沿箭头330的方向及沿箭头332的方向延伸，因此该块包括比图4B中所描绘的更多的垂直柱。

图4B还描绘了位线集合412。因为仅描绘了块的一部分，图4B示出了二十四个位线。可以预期多于二十四个的位线被连接到块的垂直柱。表示垂直柱的圆中的每一个具有“x”以指示其到一个位线的连接。图4B中所描绘的块包括将各个层连接到垂直柱下方的源极线的局部互连402、404、406、408和410的集合。局部互连402、404、406、408和410还用于将块的每层划分为四个区域；例如，图4B中所描绘的顶层被划分为区域420、430、440和450。在实现存储器单元的块的层中，四个区域被称为由局部互连分离的字线指(word linefinger)。在一个实施例中，在块的公共层次上的字线指在块的末端连接在一起以形成单个字线。在另一实施例中，在相同层次上的字线指没有被连接在一起。在一个示例实现方式中，位线仅连接到在区域420、430、440和450的每一个中的一个垂直柱。在该实现方式中，每个块具有十六行的激活柱，并且每个位线连接到每个块中的四行。在一个实施例中，被连接到公共位线的所有四行(经由在被连接在一起的相同层次上的不同字线指)被连接到相同的字线；因此，系统使用源极侧选择线和漏极侧选择线来选择要经受存储器操作(编程、验证、读取和/或擦除)的四个中的一个(或另一个子集)。

尽管图4B示出了具有四行垂直柱的每个区域、在块中的四个区域和十六行垂直柱，但是这些确切的数字是示例实现方式。其他实施例可以包括每个块更多或更少的区域，每个区域更多或更少行的垂直柱，以及每个块更多或更少行的垂直柱。

图4B还示出了垂直柱是交错的。在其他实施例中，可以使用不同图案的交错。在一些实施例中，垂直柱不交错。

图4C描绘了示出沿着图4B的线AA的横截面图的三维存储器结构126的实施例的一部分。该横截面图穿过垂直柱432和434以及区域430(参见图4B)切断。图4C的结构包括两个漏极侧选择层SGD1和SGD1；两个源极侧选择层SGS1和SGS2；四个虚拟字线层DWLLla、DWLLlb、DWLL2a和DWLL2b；以及用于连接到数据存储器单元的三十二个字线层WLL0-WLL31。其他实施例可以实现多于或少于两个漏极侧选择层，多于或少于两个源极侧选择层，多于或少于四个虚拟字线层以及多于或少于三十二个字线层。垂直柱432和434被描绘为穿过漏极侧选择层、源极侧选择层、虚拟字线层和字线层而突出。在一个实施例中，每个垂直柱包括NAND串。在下面所列出的垂直柱和层的下方的是衬底101、在衬底上的绝缘膜454和源极线SL。垂直柱432的NAND串在堆叠的底部具有源极端，在堆叠的顶部具有漏极端。与图4B一致，图4C示出了经由连接器415被连接到位线414的垂直柱432。还描绘了局部互连404和406。

为了便于参考，漏极侧选择层SGD1和SGD1，源极侧选择层SGS1和SGS2，虚拟字线层DWLLla、DWLLlb、DWLL2a和DWLL2b，以及字线层WLL0-WLL31被共同称为导电层或控制栅层。在一个实施例中，导电层由锡和钨的组合制成。在其他实施例中，可以使用诸如掺杂多晶硅、诸如钨或金属硅化物的金属的其它材料来形成导电层。在一些实施例中，可以由不同的材料形成不同的导电层。导电层之间是电介质层DL0-DL19。例如，电介质层DL10在字线层WLL26上方并在字线层WLL27下方。在一个实施例中，电介质层由SiCte制成。在其它实施例中，可以使用其它电介质材料来形成电介质层。

存储器单元沿着垂直柱形成，其延伸穿过在堆叠中交替的导电和介电层。在一个实施例中，存储器单元被布置在NAND串中。字线层WLL0-WLL31连接到存储器单元(也被称为数据存储器单元)。虚拟字线层DWLLla、DWLLlb、DWLL2a和DWLL2b连接到虚拟存储器单元。虚拟存储器单元，也被称为非数据存储器单元，不存储用户数据，而数据存储器单元有资格存储用户数据。因此，可以对数据存储器单元进行编程。漏极侧选择层SGD1和SGD1被用于电连接NAND串并将NAND串从位线断开。源极侧选择层SGS1和SGS2被用于电连接NAND串并将NAND串从源极线SL断开。

图4D描绘了用于在图4C中被部分地描绘的块的导电层(SGD1、SGD1、SGS1、SGS2、DWLLla、DWLLlb、DWLL2a、DWLL2b和WLL0-WLL31)的透视图。如关于图4B在上面所提到的，局部互连402、404、406、408和410将每个导电层分解成四个区域。例如，漏极侧选择栅极层SGD1(顶层)被划分为区域420、430、440和450。类似地，字线层WLL31被划分为区域460、462、446和466。对于字线层(WLL0-WLL-31)，该区域被称为字线指；例如，字线层WLL31被划分为字线指460、462、464和466。

图4E是存储器单元的垂直柱的横截面图。图4E描绘了包括垂直柱432的一部分的图4C的区域442的横截面图。在一个实施例中，垂直柱是圆形的并且包括四层；然而，在其他实施例中，可以包括多于或少于四层并且可以使用其他形状。在一个实施例中，垂直柱432包括由诸如SiO₂的电介质制成的内芯层470。也可以使用其他材料。围绕内芯470是多晶硅沟道471。也可以使用除多晶硅以外的材料。请注意，是沟道471连接到位线。围绕沟道471是隧道电介质472。在一个实施例中，隧道电介质472具有ONO结构。围绕隧道电介质472是电荷捕获层473，诸如(例如)特别配制的氮化硅增加了陷阱密度。

图4E描绘了电介质层DLL11、DLL12、DLL13、DLL14和DLL15，以及字线层WLL27、WLL28、WLL29、WLL30和WLL31。字线层中的每一个包括被氧化铝层477围绕的字线区域476，该氧化铝层477被阻挡氧化物(SiO₂)层478围绕。字线层与垂直柱的物理交互形成存储器单元。因此，存储器单元包括沟道471、隧道电介质472、电荷捕获层473、阻挡氧化物层478、氧化铝层477和字线区域476。例如，字线层WLL31和垂直柱432的一部分包括存储器单元MC1。例如，字线层WLL30和垂直柱432的一部分包括存储器单元MC2。例如，字线层WLL29和垂直柱432的一部分包括存储器单元MC3。例如，字线层WLL28和垂直柱432的一部分包括存储器单元MC4。例如，字线层WLL27和垂直柱432的一部分包括存储器单元MC5。

当存储器单元被编程时，电子被存储在与存储器单元相关联的电荷捕获层473的一部分中。响应于字线区域476上的适当电压，这些电子通过隧道层473从沟道471被吸入电荷捕获层473中。存储器单元的阈值电压(Vth)与所存储的电荷量成比例地增加。在擦除操作期间，电子返回到沟道。

图5A描绘了图1的感测块SB1的示例框图。在一种方法中，感测块包括多个感测电路。每个感测电路与数据锁存器和高速缓存相关联。例如，示例感测电路550a、551a、552a和553a分别与数据锁存器550b、551b、552b和553b相关联，并且分别与高速缓存550c、551c、552c和553c相关联。感测放大器可以被认为包括感测电路中的一个和相对应的锁存器集合。例如，感测放大器SA550包括感测电路550a和锁存器集合550b，感测放大器SA551包括感测电路551a和锁存器集合551b，感测放大器SA552包括感测电路552a和锁存器集合552b，并且感测放大器SA553包括感测电路553a和锁存器集合553b。

在一种方法中，可以使用不同的各个感测块来感测位线的不同子集。这允许由每个感测块中的各个处理器分割和处理与感测电路相关联的处理负载。例如，SB 1中的感测电路控制器560可以与感测电路和锁存器集合通信。感测电路控制器可以包括预充电电路561，其向每个感测电路提供电压以设置预充电电压。在一种可能的方法中，例如经由数据库503和诸如在图5B中的LBUS1或LBUS2的局部总线独立地向每个感测电路提供电压。在另一可能的方法中，例如经由图5B中的线505同时向每个感测电路提供公共电压。感测电路控制器还可以包括存储器562和处理器563。下面提供感测电路控制器和感测电路550a和551a的进一步的示例细节。

图5B描绘了图1中的感测块SB1的另一示例框图。感测电路控制器560与包括示例感测电路550a和551a的多个感测电路通信，也在图5A中示出。感测电路550a包括一包括跳闸锁存器526和数据状态锁存器528的锁存器550b。感测电路还包括诸如在感测节点522处设置预充电电压的晶体管的电压钳位521。感测节点到位线(BL)开关523选择性地允许感测节点与位线525通信，例如，感测节点被电连接到位线，以便感测节点电压可以衰减。位线525连接到一个或多个存储器单元，诸如存储器单元MCI。电压钳位524可以在位线上设置电压，诸如在感测操作期间或在编程电压期间。本地总线LBUS1允许感测电路控制器与在感测电路中的组件(在一些情况下，诸如锁存器550b和电压钳位)进行通信。为了与感测电路550a通信，感测电路控制器经由线502向晶体管504提供电压以将LBUS1与数据总线DBUS503连接。通信可以包括向感测电路发送数据和/或从感测电路接收数据。

例如，感测电路控制器可以以时间复用的方式与不同的感测电路进行通信。在一种方法中，线505可以连接到每个感测电路中的电压钳位。

感测电路551a包括锁存器551b，其包括跳闸锁存器546和数据状态锁存器548。电压钳位541可被用于在感测节点542处设置预充电电压。感测节点到位线(BL)开关543选择性地允许感测节点与位线545进行通信，并且电压钳位544可以设置位线上的电压。位线545被连接到一个或多个存储器单元，诸如存储器单元MC2。本地总线LBUS2允许感测电路控制器与在感测电路中的组件(在一些情况下，诸如锁存器551b和电压钳位)进行通信。为了与感测电路551a通信，感测电路控制器经由线501向晶体管506提供电压以将LBUS2与DBUS连接。

示例存储器单元MCI和MC2连接到所选择的字线WLn。

图6A描绘了包括布置在16个高速缓存层中的感测放大器和高速缓存的示例感测电路600。感测电路包括感测放大器组601和高速缓存组602。感测电路被布置在高速缓存层中。每个高速缓存层(cache tier，CT)包括N个感测放大器(sense amplifiers，SA)集合和通过总线连接的N个高速缓存集合，其中N是整数。该示例在缓存层中使用16个感测放大器和16个高速缓存。然而，其他方法是可能的。典型地，以字节为单位处理数据，以便每个CT中的SA和高速缓存的数量是整数个字节。此外，每个CT的SA和高速缓存的数量对应于数据字中的字节数，该数据字是在给定时间被输入到感测电路或从感测电路输出的数据单元。在图中，CT包括被布置在垂直柱中的SA和高速缓存。

从图中的左到右，十六个示例CT，SA集合，高速缓存集合和相关联的总线被标记如下：CT0、SA0、C0、B0；CT2、SA2、C2、B2；CT4、SA4、C4、B4；CT6、SA6、C6、B6；CT8、SA8、C8、B8；CT10、SA10、C10、B10；CT12、SA12、C12、B12；CT14、SA14、C14、B14；CT1、SA1、CI、B1；CT3、SA3、C3、B3；CT5、SA5、C5、B5；CT7、SA7、C7、B7；CT9、SA9、C9、B9；CT11、SA11、Cl1、B11；CT13、SA13、C13、B13；和CT15、SA15、C15、B15。

可以定义SA层或行，其包括在图中被连接到公共控制线并以行延伸的SA集合。SA控制线被标记为sac0-sac15，并承载选择或取消选择SA行的控制信号。SA层包括来自每个CT的一个SA。典型地，一次选择一个SA行。

可以定义高速缓存行，其包括在图中被连接到公共访问线并以行延伸的高速缓存集合。高速缓存访问线和高速缓存控制线跨高速缓存行延伸。此处为了简单起见，由标记为ca/cc(高速缓存访问/高速缓存控制)的一个线来表示两种类型的行。高速缓存访问/控制线被标记为ca/cc0-ca/ccll5。高速缓存访问线传送输入数据至高速缓存或传送来自高速缓存的输出数据，而高速缓存控制线选择高速缓存行。附加的高速缓存层选择线可以用于选择高速缓存层。高速缓存层选择线为ctc0、ctc2、ctc4、ctc6、ctc8、etc10、etc12、etc14、cte1、ctc3、ctc5、ctc7、ctc9、ctc11、ctc13和ctc15，用于分别地选择CT0、CT2、CT4、CT6、CT8、CT10、CT12、CT14、CT1、CT3、CT5、CT7、CT9、CT11、CT13和CT15。通常，一次选择一个SA行和一个缓存行，并且可以一次选择一个或多个高速缓存层。

高速缓存行包括来自每个CT的一个高速缓存。典型地，将SA控制线设置为高，例如，允许SA并经由相应的总线进行通信。可以在相同的高速缓存层中选择相应的高速缓存以发送或接收数据。这允许同时地在每个高速缓存层内，SA从高速缓存中接收一些数据或者发送一些数据到高速缓存。每个高速缓存可以存储一位数据。

复用器603可以具有16位宽度，以在所选择的高速缓存层中同时向或从每个高速缓存传送一位。在高速缓存层中的高速缓存集合可以经由控制信号来被选择，以便一次选择一个高速缓存集合并将其连接到高速缓存控制线。

复用器输入/输出路径611-626或线被连接到高速缓存访问线，每高速缓存访问线一个输入/输出路径。

不同的高速缓存层可以存储第一子页(子页0)或第二子页(子页1)的数据。例如，CT0、CT2、CT4和CT6，CT1、CT3、CT5和CT7可以存储子页0的数据，CT8、CT10、CT12和CT14，CT9、CT11、CT13和CT15可以存储子页1的数据。

图6B描绘了诸如图6A中的感测电路的多个感测电路的示例布置。在该示例中，存在几个单元633，其包括感测电路600中的两个。一个感测电路是左侧631，另一感测电路是右侧632。这是一个示例，因为许多其他配置是可能的。

图6C描绘了与图6B一致的示例感测电路和输入/输出电路。感测电路661包括位线集合640、感测放大器641、数据总线642和用户高速缓存643。输入/输出电路660包括输入/输出路径644a、逻辑电路644和用于与存储芯片外部的外部主机通信的总线645。总线可以扩展到芯片上的I/O焊盘(pad)。在一种方法中，位中的输入/输出路径的位大小等于字的位大小。

图6D描绘了被输入到图6A中的感测电路的并且从图6A的感测电路输出的数据的示例配置。子页0表示诸如16KB数据的数据页。在逻辑柱映射中，可以捆绑四个逻辑上连续的字。在逻辑柱映射中，子页0表示页的第一半，子页1表示页的第二半。位线组650被映射到物理示图中的不同数据。在一个示例中，为了容纳四个字的捆绑(bundle)，每个组可以具有64位线。页的每个字是16位，并且4x16＝64。在另一示例中，位线组651被使用在快速读取处理中，其从偶数位线中或从奇数位线中读取数据的子页。例如，每个组可以具有存储8位的八位线。

诸如图14A和14B所描绘的，如果在每个存储器单元中存储两位，则位被布置在下页和上页中。如果在每个存储器单元中存储三位，则位被布置在下页、中页和上页中等等。对每一页的数据，传送数据到感测电路或从感测电路传送数据可以单独发生。

图7A描绘了示例编程处理。步骤700包括从诸如图2中的外部主机140的外部主机向高速缓存输入写入数据。步骤701包括经由高速缓存将写入数据传送到感测放大器。步骤702包括将写入数据编程到所选择的字线的存储器单元中。

图7B描绘了示例读取处理，在其中所有位线的存储器单元被同时读取。步骤705包括在一种方法中同时从所有位线读取数据。步骤706包括将读取数据从感测放大器传送到高速缓存。步骤707包括将读取数据从高速缓存输出到外部主机。

图7C描绘了示例读取处理，其中偶数位线中的和奇数位线中的存储器单元被单独读取。如上所述，这种方案可以通过减少位线之间的电容耦合来减少读取误差。步骤710包括从偶数位线的存储器单元读取数据。步骤711包括将读取数据从感测放大器传送到高速缓存。步骤712包括从奇数位线中的存储器单元读取数据。步骤713包括将读取数据从感测放大器传送到高速缓存。步骤714包括将读取数据从高速缓存输出到外部主机。在一种方法中，每个高速缓存层被填充数据，例如16位数据，其包括来自偶数位线中的存储器单元的8位和来自奇数位线中的存储器单元的8位。可替换地，可以在读取偶数位线中的存储器单元之前读取奇数位线中的存储器单元。类似地，在下图中，对于在偶数位线之前或之后的奇数位线，可以发生涉及偶奇位线的步骤。

图7D描绘与图7A一致的示例编程处理，在其中在图6A的感测电路中的高速缓存层的每一个内将数据从高速缓存传送到感测放大器。步骤720开始编程操作。步骤721包括将数据存储在高速缓存中。步骤722包括开始将数据从高速缓存传送到感测放大器。步骤723初始化SA层，高速缓存索引j＝0。步骤724选择感测放大器层SA(j)和高速缓存(j)。步骤725在每个CT中从缓存(j)传送一位到SA(j)。如果在判断步骤727中j＝15(或表示在高速缓存层中的最后高速缓存和感测放大器的其它值)，则在步骤728结束处理。如果在判断步骤727中为假，则在步骤726中增加j，并且随后在步骤724中选择下一感测放大器层和高速缓存。

图7E描绘了与图7B一致的示例所有位线读取处理，在其中在图6A的感测电路中的高速缓存层的每一个内将数据从感测放大器传送到高速缓存。该读取处理是图7D的编程处理的对应物。步骤740开始所有位线读取操作。这包括感测放大器感测存储器单元的导电状态，同时一个或多个控制栅极电压被施加到所选择的字线。每个SA可以存储一个或多个位。例如，0位可以指示存储器单元是非导电的，并且1位可以指示存储器单元是导电的。每个位可以使用以下步骤单独传送。此外，读取操作可以是任何感测操作，包括在编程操作完成之后确定单元的数据状态的感测操作，或者当在操作期间施加验证电压时确定单元的导电状态的感测操作。

步骤741包括开始将数据从感测放大器传送到高速缓存。步骤742初始化SA层，高速缓存索引j＝0。步骤743选择感测放大器层SA(j)和高速缓存(j)。步骤744在每个CT中将位从SA(j)传送到缓存(j)。如果在判断步骤746中j＝15(或表示在高速缓存层中的最后高速缓存和感测放大器的其它值)，并且在判断步骤747中不存在要传送的下一位，则在步骤748中结束处理。如果存下一位，则步骤741继续。如果在判断步骤746中为假，则在步骤745中增加j，并且随后在步骤743中选择下一感测放大器层和高速缓存。

图7F描绘了与图7D和7E的处理一致的在图6A的高速缓存层CT0的感测放大器和高速缓存之间的、数据的示例传送。高速缓存在高速缓存集合C0中被标记为高速缓存(0)到高速缓存(15)，并且SA在SA集合SA0中被标记为SA(0)到SA(15)。在编程处理中，将1位从在CT(0)中的高速缓存(0)传送到在CT(0)中的SA(0)，然后将1位从在CT(0)中的高速缓存(1)传送到在CT(0)中SA(1)，等等。使用总线B0来发生所有数据传送。该图还描绘了SA控制线sac0-sac15、高速缓存控制线cc0-ccl5、高速缓存访问线ca0-cal5和高速缓存层选择线ctc0(其可以承载选择高速缓存层CT0和缓存集合C0的控制信号)。

图8A描绘与图7C一致的示例读取处理，在其中在图6A的感测电路中的高速缓存层的每一个内将读取数据从偶数位线的感测放大器传送到高速缓存。同样参见图8C。步骤800开始对偶数位线的存储器单元的读取操作。步骤801包括开始将来自偶数位线的感测放大器的数据传送到高速缓存。步骤802初始化SA层和高速缓存索引j＝0。步骤803选择感测放大器层SA(2j)和高速缓存(j)。步骤804在每个CT中将位从SA(2j)传送到缓存(j)。例如，在判断步骤806中如果j＝7，并且在判断步骤807中不存在要传送的下一位，则在步骤808中结束处理。如果存下一位，则步骤801继续。如果在判断步骤806中为假，则在步骤805中增加j，并且随后在步骤803中选择下一感测放大器层和高速缓存。

图8B描绘与图7C一致的示例读取处理，在其中在图6A的感测电路中的高速缓存层的每一个内将读取数据从奇数位线的感测放大器传送到高速缓存。同样参见图8D。步骤820开始对奇数位线的存储器单元的读取操作。步骤821包括开始将来自奇数位线的感测放大器的数据传送到高速缓存。步骤822初始化SA层和高速缓存索引j＝0。步骤823选择感测放大器层SA(2j+l)和高速缓存(j+8)。步骤824在每个CT中从将位SA(2j+l)传送到缓存(j+8)。例如，在判断步骤826中如果j＝7，并且在判断步骤827中不存在要传送的下一位，则在步骤828中结束处理。如果存下一位，则步骤821继续。如果在判断步骤826中为假，则在步骤825中增加j，并且随后在步骤823中选择下一感测放大器层和高速缓存。

图8C描绘了与图8A的处理一致的在图6A的高速缓存层CT0的偶数位线的感测放大器与高速缓存层CT0的高速缓存之间的数据传送示例。感测放大器SA(0)、SA(2)、SA(4)、SA(6)、SA(8)、SA(10)、SA(12)和SA(14)的数据在总线B0上被分别地传送到高速缓存(0)、高速缓存(1)、高速缓存(2)、高速缓存(3)、高速缓存(4)、高速缓存(5)、高速缓存(6)和高速缓存(7)。

图8D描绘了与图8B的处理一致的在图6A的高速缓存层CT0的奇数位线的感测放大器与高速缓存层CT0的高速缓存之间的数据的示例传送。感测放大器SA(1)、SA(3)、SA(5)、SA(7)、SA(9)、SA(11)、SA(13)和SA(15)的数据在总线B0上被分别地传送到高速缓存(8)、高速缓存(9)、高速缓存(10)、高速缓存(11)、高速缓存(12)、高速缓存(13)、高速缓存(14)和高速缓存(15)。

图9A描绘了在图6A的高速缓存层CT0、CT2、CT4和CT6的感测放大器和高速缓存之间的、数据的示例传送，图9A中每个高速缓存层具有单个总线，不同层的总线被连接到彼此，并示出了同层传送。如图7C的重新映射日期以促进偶奇读取的一种方法是重新映射数据，以使高速缓存中的第一半(例如，低位字节)中的数据被传送到在同层中的偶数位线的SA，而高速缓存中的第二半(例如，高位字节)中的数据被传送到另一层中的偶数位线的SA。这种方案涉及每个高速缓存层的总线之间的跳线路径。例如，在B0和B4之间提供跳线J0和J1，并且在B2和B6之间提供跳线J2和J3。每个总线和跳线也提供一个晶体管。根据未示出的控制信号和路径，可以将每个晶体管设置在导电状态或非导电状态。

在该示例中，在B0中的晶体管是导电的，以允许在CT0中将数据从高速缓存传送到SA。类似地，在B2中的晶体管是导电的，以允许在CT2中将数据从高速缓存传送到SA。虚线圆表示导电晶体管，而其它不导电。如图9B所示，CT4和CT6被用于跨层传送。

图9B描绘了在图6A的高速缓存层CT0、CT2、CT4和CT6的感测放大器和高速缓存之间的数据的示例传送，图9B中每个高速缓存层具有单个总线，不同层的总线被连接到彼此，并示出了跨层传送。例如，CT0、CT2、CT4和CT6分别具有总线Z0、Z1、Z2和Z3。J1和J2中的晶体管是导电的，以使B0被连接到B4，以及B2被连接到B6。然而，SA线sac0-sac15跨不同的CT和SA是公共的。这可能导致在CT0和CT2中的SAa的写入干扰，如星号所描绘的。例如，当ca0和sac0被设置为高电平，并选择CT0和CT4时，这允许CT0中的高速缓存(0)将位发送到CT4中的SA(0)。类似地，当ca0和sac0被设置为高电平，并选择CT2和CT6时，这允许CT2中的高速缓存(0)将位发送到CT6中的SA(0)。然而，当sac0为高电平时，CT0中的SA(0)与B0通信，CT2中的SA(0)与B2通信。这种通信可能会干扰表示位的感测放大器中的电压。具体地，将高速缓存的高位字节(或半字)传送到SA可以影响SA中先前存储的低位字节(或半字)。这是由于半字的传送是在不同时间。由于感测放大器的共同写入控制和不同字节集合的分时写入访问，写入干扰问题出现发生。具体地，由于数据总线是由16个SA单元共享，高速缓存和SA之间的数据传送是顺序完成的。

例如，假设在Z0上的八个连续传送中在CT0中将数据从高速缓存(0)-高速缓存(7)分别传送到SA(0)、SA(2)、SA(4)、SA(6)、SA(8)、SA(10)、SA(12)和SA(14)。在最后一次传送后，SA(14)的数据保留在Z0上。下一次传送是从CT0到CT4的跨层传送。在Z0上的八个连续传送中在CT0中将数据从高速缓存(0)-高速缓存(7)分别传送到在CT4中的SA(0)、SA(2)、SA(4)、SA(6)、SA(8)、SA(10)、SA(12)和SA(14)。然而，对于第一次传送，从CT0中的缓存(8)到CT4中的SA(0)，CT0中的SA(14)的数据保留在Z0上。如果CT4中的SA(0)的数据与CT0中的SA(14)的数据不同，则SA(0)的数据可能被SA(14)的数据损坏。类似地，CT4的SA(0)数据可能被在Z2上的剩余数据损坏。

图10A描绘了在图6A的感测电路中的示例数据总线，图10A中每个高速缓存层具有双总线，并且不同层的总线被连接到彼此。通过为层内传送和跨层传送提供单独的总线，以及为高速缓存的下半部分和上半部分提供单独的总线，可以保护SA免受干扰。这是由于半字的同时传送。总线B0b、B2b、B4b、B6b、B8b和B10b分别专用于在CT0、CT2、CT4、CT6、CT8和CT10之内的层内传送。这些是每个高速缓存层中的第一个数据总线，并以实线表示。每个高速缓存层中的第二数据总线由虚线表示。总线B0a和B8a专用于在CT0和CT8之间的跨层传送。总线B2a和B10a专用于在CT2和CT10之间的跨层传送。总线B4a和B12a(在图6A中的CT12中，未示出)专用于在CT4和CT12之间的跨层传送。总线B6a和B14a(在图6A中的CT14中，未示出)专用于在CT6和CT14之间的跨层传送。

跳线J4将B0b或B0a与B8a连接。跳线J5将B0a与B8b或B8a连接。跳线J6将B2b或B2a与B10a连接。跳线J7将B2a与B10b或B10a连接。跳线J8将B4b或B4a与B12a连接。跳线J9将B4a与B12b或B12a连接(未示出)。跳线J10将B6b或B6a与B14a连接。跳线J11将B6a与B14b或B14a连接(未示出)。

此外，例如四个晶体管的集合与每个高速缓存层的双总线相关联。控制线1000a-1000d被分别连接到在CT0和CT8中的晶体管Tr0和Tr8。控制线1001a-1001d被分别连接到在CT2和CT10中的晶体管Tr2和Tr10。控制线1002a-1002d被分别连接到在CT4和CT12中的晶体管Tr4和Tr12(未示出)。控制线1003a-1003d分别连接到在CT6和CT14中的晶体管Tr6和Tr14(未示出)。如下所述，控制线可以提供在导电(导通)状态或非导电(截止)状态的相关联的晶体管，以执行层内传送或跨层传送。

可以根据存储在存储器设备中的ROM熔丝中的数据来设置晶体管，例如，针对半页偶奇感测(第一模式)使能跨层传送，或针对全页所有位线感测(第二模式)禁用跨层传送。因此，存在与全页感测模式的向后兼容性。

这是多个感测放大器(感测放大器SA0、SA2、SA4、SA6、SA8、SA10的集合)和多个高速缓存(高速缓存C0、C2、C4、C6、C8、C10的集合)的示例，每感测放大器一个高速缓存，其中每个感测放大器经由相应的位线被连接到字线中的各个存储器单元，各个相位线包括每隔一个的位线的第一集合(例如，偶数位线)和每隔一个的位线的第二集合(例如，奇数位线)，并且多个感测放大器和多个高速缓存被布置成多个层对(例如，CT0和CT8、CT2和CT10、...)。每个层对包括第一层(CT0)和第二层(CT8)。第一层包括N个感测放大器，该N个感测放大器包括与每隔一个的位线的第一集合相关联的N/2个感测放大器(在CT0中的SA(0)、SA(2)、SA(4)、SA(6)、SA(8)、SA(10)、SA(12)、SA(14))以及与每隔一个的位线的第二集合相关联的N/2个感测放大器(在CT0中的SA(1)、SA(3)、SA(5)、SA(7)、SA(9)、SA(11)、SA(13)、SA(15))。第一层还包括N个高速缓存，该N个高速缓存包括N/2个高速缓存的第一集合(在CT0中的高速缓存(0)-高速缓存(7)))，以及包括N/2个高速缓存的第二集合(在CT0中的高速缓存(8)-高速缓存(15))。第二层还包括N个感测放大器，该N个感测放大器包括与每隔一个的位线的第一集合相关联的N/2个感测放大器(在CT8中的SA(0)、SA(2)、SA(4)、SA(6)、SA(8)、SA(10)、SA(12)、SA(14))以及与每隔一个的位线的第二集合相关联的N/2个感测放大器(在CT0中的SA(1)、SA(3)、SA(5)、SA(7)、SA(9)、SA(11)、SA(13)、SA(15))。第二层还包括N个高速缓存，该N个高速缓存包括N/2个高速缓存的第一集合(在CT8中的高速缓存(0)-高速缓存(7)))，以及包括N/2个高速缓存的第二集合(在CT0中的高速缓存(8)-高速缓存(15))。

每个层对包括可切换路径，例如总线和跳线(B0b、B0a、J4、J5、B8b、B8a)，其可在第一模式和第二模式中配置，在该第一模式中，与每隔一个的位线的第一集合相关联的第二层的N/2个感测放大器被连接到第一层的N/2个高速缓存的第一集合，并且与每隔一个的位线的第一集合相关联的第一层的N/2个感测放大器被连接到第一层的N/2个高速缓存的第二集合，并在该第二模式中，与每隔一个的位线的第二集合相关联的第二层的N/2个感测放大器被连接到第二层的N/2个高速缓存的第二集合，并且与每隔一个的位线的第二集合相关联的第一层的N/2个感测放大器被连接到第二层的N/2个高速缓存的第一集合。

例如，图10B和10C的传送可以在图10A的第二模式中发生。

图10B描绘了在编程或读取操作期间，在图10A的高速缓存层CT0和CT8中的、数据的示例同层传送，在其中数据字的第一半(例如，低位字节)被传送，并且相邻感测放大器在传送中被使用。虚线圆表示导电晶体管，而其它不导电。编程将数据从高速缓存传送到SA，以便数据可以被写入存储器单元。具体地，在CT0中，在高速缓存(0)-高速缓存(7)中的数据经由B0a被分别传送到SA(0)至SA(7)。类似地，在CT8中，在高速缓存(0)-高速缓存(7)中的数据经由B8a被分别传送到SA(0)至SA(7)。读取将数据从SA传送到缓存，以便数据可以被外部地传送。具体地，在CT0中，在SA(0)-SA(7)中的数据经由B0a被分别传送到高速缓存(0)-高速缓存(7)。类似地，在CT8中，在SA(0)-SA(7)中的数据经由B8a被分别传送到高速缓存(0)-高速缓存(7)。

第一层(CT0)包括N/2个相邻高速缓存器C0-1(例如N＝16)的第一集合、N/2个高速缓存器C0-2的第二集合。第二层(CT8)包括N/2个相邻高速缓存器C8-1的第一集合以及N/2个高速缓存器C8-2的第二集合。还描绘了高速缓存层选择线ctc0(其可以承载选择高速缓存层CT0和高速缓存集合C0的控制信号)和高速缓存层选择线ctc8(其可以承载选择高速缓存层CT8和高速缓存集合C8的控制信号)。

图10C描绘了在编程或读取操作期间，在图10A的高速缓存层CT0和CT8中的、数据的示例同层传送，在其中数据字的第二半(例如，高位字节)被传送，并且相邻感测放大器在传送中被使用。对于编程，在CT0中，在高速缓存(8)-高速缓存(15)中的数据经由B0a被分别传送到SA(8)-SA(15)。在CT8中，高速缓存(8)-高速缓存(15)中的数据经由B8a被分别传送到SA(8)-SA(15)。对于读取，在CT0中，在SA(8)-SA(15)中的数据经由B0a被分别传送到缓存(8)-缓存(15)。类似地，在CT8中，在SA(8)-SA(15)中的数据经由B8a被分别传送到高速缓存(8)-高速缓存(15)。

还示出了被连接到SA的示例位线。例如，BL0-1是与图10D中的SA0-1相关联的每隔一个的位线(例如，偶数位线)的第一集合，BL0-2是与图10D中的SA0-2相关联的每隔一个的位线(例如，奇数位线)的第二集合，BL8-1是与图10D中的SA8-1相关联的每隔一个的位线(例如，偶数位线)的第一集合，并且BL8-2是与图10D中的SA8-2相关联的每隔一个的位线(例如，偶数位线)的第二集合。

图10D描绘了在编程操作期间，在图10A的高速缓存层CT0和CT8中的、数据的示例传送，在其中将数据字的第一半(例如，低位字节)从CT0传送到CT8，并且将数据字的第二半(例如，高位字节)在CT0内传送，并且偶数感测放大器在传送中被使用。对于同层传送，在CT0中的高速缓存(8)、高速缓存(9)、高速缓存(10)、高速缓存(11)、高速缓存(12)、高速缓存(13)、高速缓存(14)和高速缓存(15)中的数据经由B0b被分别传送到在CT0中的SA(0)、SA(2)、SA(4)、SA(6)、SA(8)、SA(10)、SA(12)和SA(14)。对于跨层传送，在CT0中的高速缓存(0)、高速缓存(1)、高速缓存(2)、高速缓存(3)、高速缓存(4)、高速缓存(5)、高速缓存(6)和高速缓存(7)中的数据经由B0b被分别传送到在CT8中的SA(0)、SA(2)、SA(4)、SA(6)、SA(8)、SA(10)、SA(12)和SA(14)。有利地，同层传送和跨层传送可以同时发生，从而减少干扰。

这是对于每个高速缓存层对的、可切换路径的示例，该可切换路径包括：连接到第一层的N个感测放大器(SA0)和第一层的N/2个高速缓存(100b1)的第一集合的第一层(CT0)的第一数据总线(B0a)；连接到第一层的N个感测放大器和第一层的N/2个高速缓存(C0-2)的第二集合的第一层(CT0)的第二数据总线(B0b)；连接到第二层的N个感测放大器和第二层的N/2个高速缓存(C8-1)的第一集合的第二层的第一数据总线(B8a)；连接到第二层的N个感测放大器和第二层的N/2个高速缓存(C8-2)的第二集合的第二层的第二数据总线(B8b)；连接到第一层的第一数据总线和第二层的第二数据总线的第一跳线(J5)；以及连接到第一层的第二数据总线和第二层的第一数据总线(B8a)的第一跳线(J4)。

此外，第一控制线(1000a)连接到第一层的第二数据总线中的晶体管(1020a)的控制栅极和第一跳线中的晶体管(1021a)的控制栅极；第二控制线(1000b)连接到第一层的第一数据总线中的晶体管(1020b)的控制栅极和第二层的第一数据总线中的晶体管(1021b)的控制栅极；第三控制线(1000c)连接到第二跳线中的晶体管(1020c)的控制栅极和第二层的第二数据总线中的晶体管(1020d)的控制栅极；以及第四控制线(1000d)连接到第二跳线中的晶体管(1020d)的控制栅极和第一跳线中的晶体管(1021d)的控制栅极。

控制电路与第一，第二，第三和第四控制线相关联，其中控制电路被配置为：在第一模式中，在第一和第四控制线上提供导通电压，并在第二和第三控制线上提供截止电压；并且在第二模式中，在第三和第四控制线上提供导通电压，并在第一和第二控制线上提供截止电压。

可替换地，开关(Tr0，Tr8)与第一层的第一数据总线和第二数据总线、与第二层的第一数据总线和第二数据总线、以及与第一跳线和第二跳线相关联，其中对于每个层对，开关可在第一模式中配置，其中：第一层的第一数据总线、第二层的第一跳线和第二数据总线将与每隔一个的位线的第一集合相关联的第二层的N/2个感测放大器(SA8-1)与第一层的N/2个高速缓存(C0-1)的第一集合连接；并且第一层的第二数据总线将与每隔一个的位线的第一集合相关联的第一层的N/2个感测放大器(SA0-1)与第一层的N/2个高速缓存(C0-2)的第二集合连接。可替换地，对于每个层对，开关可以在与第一模式不同的时间在第二模式下配置，其中：第一层的第一数据总线、第二层的第二跳线和第一数据总线将与每隔一个的位线的第二集合相关联的第一层的N/2个感测放大器(SA8-1)与第二层的N/2个高速缓存(C0-1)的第一集合连接(参见图10F)；以及第二层的第二数据总线将与每隔一个的位线的第二集合相关联的第二层的N/2个感测放大器(SA8-1)与第二层的N/2个高速缓存(C0-2)的第二集合连接。

在编程操作中，控制电路在第一模式中被配置为：将第一数据字(W1)的第一半(Wla)经由第一层的第一数据总线、第一跳线、以及第二层的第二数据总线从第一层的N/2个高速缓存(C0-1)的第一集合传送至与每隔一个的位线的第一集合相关联的第二层的N/2个感测放大器(SA8-1)；将第一数据字的第二半(Wlb)经由第一层的第二数据总线从第一层的N/2个高速缓存(C0-2)的第二集合传送至与每隔一个的位线的第一集合相关联的第一层的N/2个感测放大器(SA0-1)。

第一数据字可以包括要被编程到一个N个存储器单元集合中的一页数据的位，并且第二数据字可以包括要被编程到另一N个存储器单元集合中的一页数据的位。

在编程操作中，控制电路在第二模式中被配置为：将第二数据字(W2)的第一半(W2a)经由第一层的第一数据总线、第二跳线、以及第二层的第一数据总线从第二层的N/2个高速缓存(C8-1)的第一集合传送至与每隔一个的位线的第一集合相关联的第一层的N/2个感测放大器(SA0-2)；将第二数据字的第二半(W2b)经由第二层的第二数据总线从第二层的N/2个高速缓存(C8-2)的第二集合传送至与每隔一个的位线的第二集合相关联的第二层的N/2个感测放大器(SA8-2)。

在读取操作中，控制电路在第一模式中被配置为：将第一数据字(W1)的第一半(Wla)经由第一层的第一数据总线、第一跳线、以及第二层的第二数据总线从与每隔一个的位线的第一集合相关联的第二层的N/2个感测放大器(SA8-1)传送至第一层的N/2个高速缓存(C0-1)的第一集合；将第一数据字的第二半(Wlb)经由第一层的第二数据总线从与每隔一个的位线的第一集合相关联的第一层的N/2个感测放大器(SA0-1)传送至第一层的N/2个高速缓存(C0-2)的第二集合。进一步的，在读取操作中，控制电路在第二模式中被配置为：将第二数据字(W2)的第一半(W2a)经由第一层的第一数据总线、第二跳线、以及第二层的第一数据总线从与每隔一个的位线的第二集合相关联的第一层的N/2个感测放大器传送至第二层的N/2个高速缓存(C8-1)的第一集合；将第二数据字的第二半(W2b)经由第二层的第二数据总线从与每隔一个的位线的第二集合相关联的第二层的N/2个感测放大器传送至第二层的N/2个高速缓存(C8-2)的第二集合。

在另一个实施例中，感测方法包括：执行涉及存储器单元的感测操作，其中：提供多个感测放大器和多个高速缓存，每感测放大器一个高速缓存器，每个感测放大器经由各个位线连接到字线中的各个存储器单元，各个位线包括每隔一个的位线的第一集合和每隔一个的位线的第二集合，多个感测放大器和多个高速缓存被布置在至少第一层(CT0)和第二层(CT8)中，第一层包括与每隔一个的位线的第一集合相关联的N/2个感测放大器、与每隔一个的位线的第二集合相关联的N/2个感测放大器、N/2个高速缓存的第一集合和N/2个高速缓存的的第二集合，第二层包括与每隔一个的位线的第一集合相关联的N/2个感测放大器、与每隔一个的位线的第二集合相关联的N/2个感测放大器、N/2个高速缓存的第一集合和N/2个高速缓存的的第二集合；执行感测操作包括：在第一期间：感测被连接到每隔一个的位线的第一集合的存储器单元，并且存储包括与每隔一个的位线的第一集合相关联的第一层的N/2个感测放大器中的第一数据字的第一半的相关联的数据，并且存储包括与每隔一个的位线的第一集合相关联的第二层的N/2个感测放大器中的第二数据字的第一半的相关联的数据；将来自与每隔一个的位线的第一集合相关联的第一层的N/2个感测放大器的第一字的第一半传送到第一层的N/2高速缓存的第二集合；以及将来自与每隔一个的位线的第一集合相关联的第二层的N/2个感测放大器的第二字的第一半传送到第一层的N/2高速缓存的第一集合。

可以用用于执行上述方法中的每个步骤的装置来提供感测电路。

在另一实施例中，感测方法包括：感测连接到多个位线的每隔一个的位线的第一集合的存储器单元，并存储包括感测放大器(SA8-1)的第一集合中的第一数据字的第一半(Wla)的相关联的数据，并存储包括感测放大器(SA0-2)的第二集合中的第二数据字的第一半(W2a)的相关联的数据(还参见图10F)；将第一数据字的第一半从感测放大器的第一集合传送到高速缓存(C0-1)的第一集合；将第二数据字的第一半从感测放大器的第二集合传送到高速缓存(C8-1)的第二集合；在第一时间同时将来自高速缓存的第一集合的第一数据字的第一半和来自高速缓存的第二集合的第二数据字的第一半传送到输入/输出路径；感测连接到多个位线的每隔一个的位线的第二集合的存储器单元，并存储包括感测放大器(SA0-1)的第三集合中的第一数据字的第二半(Wlb)的相关联的数据，并存储包括感测放大器(SA0-2)的第四集合中的第二数据字的第二半(W2b)的相关联的数据(参见图10F)；将第一数据字的第二半从感测放大器的第三集合传送到高速缓存(C0-2)的第三集合；将第二数据字的第二半从感测放大器的第四集合传送到高速缓存(C8-2)的第四集合；并在第二时间同时将来自高速缓存的第三集合的第一数据字的第二半和来自高速缓存的第四集合的第二数据字的第二半传送到输入/输出路径。

可以用用于执行上述方法中的每个步骤的装置来提供感测电路。

例如，图10E至图10G的传送可以在图10A的第一模式中发生。

图10E描绘了在读取操作期间，在图10A中的高速缓存层CT0和CT8中的、数据的示例传送，在其中将数据字的第一半(例如，低位字节)从CT8传送到CT0，并且将数据字的第二半(例如，高位字节)在CT0内传送，并且偶数感测放大器在传送中被使用。对于可以同时发生的同层传送，数据经由B0b从在CT0中的SA(0)、SA(2)、SA(4)、SA(6)、SA(8)、SA(10)、SA(12)和SA(14)被分别传送到在CT0中的高速缓存(8)、高速缓存(9)、高速缓存(10)、高速缓存(11)、高速缓存(12)、高速缓存(13)、高速缓存(14)和高速缓存(15)。对于跨层传送，数据经由J5和B0a从在CT8中的SA(0)、SA(2)、SA(4)、SA(6)、SA(8)、SA(10)、SA(12)和SA(14)被分别传送到在CT0中的高速缓存(0)、高速缓存(1)、高速缓存(2)、高速缓存(3)、高速缓存(4)、高速缓存(5)、高速缓存(6)和高速缓存(7)。

请注意，同层传送和跨层传送可以同时发生。为了实现这一点，同时选择两个高速缓存访问线，例如ca0-ca7中的一个和ca8-cal5中的一个。还可以选择一个感测放大器访问线，例如，sa0-sal5中的一个。

还描绘了示例存储器单元，其连接到图10C的位线和SA。例如，MC0-1是与BL0-1和SA0-1相关联的每隔一个的存储器单元(例如，偶数存储器单元)的第一集合，MC0-2是与BL0-2和SA0-2相关联的每隔一个的存储器单元(例如，奇数存储器单元)的第二集合，MC8-1是与BL8-1和SA8-1相关联的每隔一个的存储器单元(例如，偶数存储器单元)的第一集合，并且MC8-2是与BL8-2和SA8-2相关联的每隔一个存储器单元(例如，偶数存储器单元)的第二集合。

图10F描绘了在编程操作期间，在图10A的高速缓存层CT0和CT8中的、数据的示例传送，在其中数据字的第一半(例如，低位字节)从CT8传送到CT0，并且将数据字的第二半(例如，高位字节)在CT8内传送，并且奇数感测放大器在传送中被使用。对于同层传送，在CT8中的高速缓存(8)、高速缓存(9)、高速缓存(10)、高速缓存(11)、高速缓存(12)、高速缓存(13)、高速缓存(14)和高速缓存(15)中的数据经由B8b被分别传送到在CT8中的SA(1)、SA(3)、SA(5)、SA(7)、SA(9)、SA(10)、SA(11)和SA(13)、SA(15)。对于可以同时发生的跨层传送，在CT8中的高速缓存(1)、高速缓存(1)、高速缓存(2)、高速缓存(3)、高速缓存(4)、高速缓存(5)、高速缓存(6)和高速缓存(7)中的数据经由B8a和J4被分别传送到在CT0中的SA(1)、SA(3)、SA(4)、SA(7)、SA(9)、SA(11)、SA(13)和SA(15)。

图10G描绘了在读取操作期间，在图10A的高速缓存层CT0和CT8中的、数据的示例传送，在其中将数据字的第一半(例如，低位字节)从CT0传送到CT8，并且将数据字的第二半(例如，高位字节)在CT8内传送，并且奇数感测放大器在传送中被使用。第一半和第二半并行传送，例如同时传送。对于同层传送，数据经由B8b从在CT8中的SA(1)、SA(3)、SA(5)、SA(7)、SA(9)、SA(10)、SA(11)和SA(13)、SA(15)被分别传送到在CT8中的高速缓存(8)、高速缓存(9)、高速缓存(10)、高速缓存(11)、高速缓存(12)、高速缓存(13)、高速缓存(14)和高速缓存(15)。对于可以同时发生跨层传送，数据经由J4和B8a从在CT0中的SA(1)、SA(3)、SA(4)、SA(7)、SA(9)、SA(11)、SA(13)和SA(15)被分别传送到在CT8中的高速缓存(1)、高速缓存(1)、高速缓存(2)、高速缓存(3)、高速缓存(4)、高速缓存(5)、高速缓存(6)和高速缓存(7)。

图11A描绘了被应用于图6A的示例感测电路的用于使用图10D的示例来在针对偶数位线的编程操作中传送数据的示例处理。同样参见图10D。步骤1100开始对偶数位线的存储器单元的编程操作。步骤1101包括将写入数据存储到高速缓存中。步骤1102开始将数据从高速缓存传送到偶数位线的感测放大器。步骤1103设置j＝0，1103。步骤1104选择高速缓存层对的集合。例如，在图10A中，四对是C0和C8、C2和C10、C4和C12以及C6和C14。每个高速缓存层对包括第一高速缓存层和第二高速缓存层，或一个CT和另一CT。步骤1105选择感测放大器层SA(2j)、高速缓存(j)和高速缓存(j+8)。因此，同时选择两个缓存高速行。步骤1106包括，对于每个高速缓存层对，将位从在第一CT中的高速缓存(j)传送到在第二高速缓存层中的SA(2j)，并且同时将位从第一CT中的高速缓存(j+8)传送到在第一CT中的SA(2j)。因此，数据同时从两个高速缓存传送。例如，在判断步骤1108中如果j＝7，则在步骤1109结束处理。如果在判断步骤1108中为假，则在步骤1107中增加j，并且继续步骤1105。

图11B描绘了被应用于图6A的示例感测电路的用于使用图10F的示例来在针对奇数位线的编程操作中传送数据的示例处理。同样参见图10F。步骤1120开始对奇数位线中的存储器单元的编程操作。步骤1121包括将写入数据存储到高速缓存中。步骤1122开始将数据从高速缓存传送到奇数位线的感测放大器。步骤1103设置j＝0，1103。步骤1124选择一组高速缓存层对，例如结合图11A的步骤1105所描述的。步骤1125选择感测放大器层SA(2j+1)、高速缓存(j)和高速缓存(j+8)。步骤1126包括，对于每个高速缓存层对，将位从在第二CT中的高速缓存(j)传送到在第一高速缓存层中的SA(2j+1)，并且将同时位从第二CT中的高速缓存(j+8)传送到在第二CT中的SA(2j+1)。因此，数据同时从两个高速缓存传送。例如，在判断步骤1128中如果j＝7，则在步骤1129结束处理。如果在判断步骤1128中为假，则在步骤1127中增加j，并且继续步骤1125。

图11C描绘了被应用于图6A的示例感测电路的用于使用图10E的示例来在针对偶数位线的读取操作中传送数据的示例过程。步骤1140开始对偶数位线中的存储器单元的读取操作。步骤1141开始将数据从偶数位线的感测放大器传送到高速缓存。步骤1142设置j＝0。步骤143选择一组高速缓存层对，如前所述。步骤1144选择感测放大器层SA(2j)，高速缓存(j)和高速缓存(j+8)。步骤1145包括，对于每个高速缓存层对，将位从在第二CT中的SA(2j)传送到在第一CT中的高速缓存(j)，并且同时将位从在第一CT中的SA(2j)传送到在第一CT中的高速缓存(j+8)。例如，在判断步骤1147中如果j＝7，则在步骤1148结束处理。如果在判断步骤1147中为假，则在步骤1146中增加j，并且继续步骤1144。

图11D描绘了被应用于图6A的示例感测电路的用于使用图10G的示例来在针对奇数位线的读取操作中传送数据的示例处理。步骤1160开始对偶数位线中的存储器单元的读取操作。步骤1161开始将数据从奇数位线的感测放大器传送到高速缓存。步骤1162设置j＝0。步骤1163选择一组高速缓存层对，如前所述。步骤1164选择感测放大器层SA(2j+1)，高速缓存(j)和高速缓存(j+8)。步骤1165包括，对于每个高速缓存层对，将位从在第一CT中的SA(2j+1)传送到在第二CT中的高速缓存(j)，并且同时将位从在第二CT中的SA(2j+1)传送到在第二CT中的高速缓存(j+8)。例如，在判断步骤1167中如果j＝7，则在步骤1168结束处理。如果在判断步骤1167中为假，则在步骤1166中增加j，并且继续步骤1164。

图12A描绘了与图7D和7E的处理一致的用于在全页编程或读取操作中选择高速缓存层和感测放大器层的示例序列。在整个页中，例如在传送16KB数据的情况下，在依次选择SA层SAT0、SAT1、...、SAT15的同时选择高速缓存层CT0-CT15。回想起图6A，SA层或行包括被连接到公共SA线的SA。因此，SAT0-SAT15包括被分别连接到sac0-sac15的SA。

图12B描绘了与图11A和11C的处理一致的用于在针对包括偶数位线的半页的编程或读取操作中选择高速缓存层和感测放大器层的示例序列。在第一子页中，例如，其中8KB的数据被传送到偶数位线/从偶数位线被传送，选择高速缓存层CT0和CT8、CT1和CT9、CT2和CT10、...。与图6A一致，可能存在偶数高速缓存层对和非编号高速缓存层对。然后依次选择偶数SA层SAT0、SAT2、...、SAT14。

图12C描绘了与图11B和11D的处理一致的用于在针对包括奇数位线的半页的编程或读取操作中选择高速缓存层和感测放大器层的示例序列。在第二子页中，例如，其中8KB的数据被传送到奇数位线/从偶数位线被传送，选择高速缓存层CT0和CT8、CT1和CT9、CT2和CT10、...。然后依次选择奇数SA层SAT1、SAT3、...、SAT15。

图13A描绘了一对图6A的感测电路的示例布置，在其中使用了公共的高速缓存访问线集合。在该示例实现方式中，感测电路1300包括左侧感测部分1301(其包括16个高速缓存层CT0L-CT15L)，和右侧感测部分1302(其包括16个高速缓存层CT0R-CT15R)。16位复用器包括输入/输出路径1311-1326。每个输入/输出路径连接到相应的高速缓存访问线ca0-cll5，并且每个高速缓存访问线跨左侧感测部分和右侧感测部分延伸，并由左侧感测部分和右侧感测部分共享。为简单起见，未示出高速缓存控制线和高速缓存层控制线。此外，可以独立地选择每个高速缓存层，从而当输入或输出数据时，一个高速缓存层是激活的。然而，利用这种方案，诸如当偶数位线与奇数位线单独读取时不能使用快速读取模式。相反，高速缓存必须由偶数位线和奇数位线的SA的数据填充。应在输出时从高速缓存集合输出全数据字。

图13B描绘了一对图6A的感测电路的另一示例布置，在其中使用了单独的高速缓存访问线集合。在该示例实施方式中，感测电路1330包括左侧感测部分1331(其包括16个高速缓存层CT0L-CT15L)，和右侧感测部分1332(其包括16个高速缓存层CT0R-CT15R)。为左侧部分和右侧部分中的每一个提供16位复用器1333或1334。此外，左侧感测部分包括输入/输出路径1341-1356，右侧感测部分包括输入/输出路径1361-1376。还为每个感测部分提供单独的高速缓存访问线集合。左侧感测部分包括高速缓存访问线ca0L-cal5L。右侧感测部分包括高速缓存访问线ca0R-cal5R。复用器1333和1334可以连接到另一16位复用器1335。

在一种方法中，选择左侧感测部分，并且从输入/输出路径1341-1356和多路复用器1333和1335中的每一个同时地输入或输出数据。随后，选择右侧感测部分，并且从输入/输出路径1361-1376和多路复用器1334和1335中的每一个同时输入或输出数据。在另一方法中，从输入/输出路径1341-1356的一半和输入/输出路径1361-1376的一半同时输入或输出数据。

因此，一次可以从在各个高速缓存层中的左侧感测部分和右侧感测部分中的每一个传送半字，从而一次从感测电路传送全字。与从一个高速缓存层传送一个字相比，数据传送时间减少了50％。

图13C描绘了基于图13B的布置的电路。输入/输出路径对被连接到各个晶体管1378。每个框表示一个或多个晶体管或其他切换组件。例如，输入/输出路径1341和1342连接到各个晶体管，输入/输出路径1341和1342连接到各个晶体管等等。还描绘了附加的晶体管1380。每个晶体管可以由控制信号(未示出)来控制。每个晶体管可以被控制为开路(非导电路径)或短路(导电路径)。例如，对于全页读取，晶体管1378是开路的，晶体管1380是短路的。结果，当选择高速缓存层CT0L-CT15L中的一个时，输入/输出路径1342、1344、1346、1348、1350、1352、1354和1356分别在位位置位0至位7被连接到复用器1335，以及输入/输出路径1341、1343、1345、1335、1347、1349、1351、1353和1355分别在位8至位15被连接到复用器。可以经由高速缓存访问线ca0L至cal5L从所选择的高速缓存层同时输出数据。

或者，当选择高速缓存层CT0R至CT15R中的一个时，输入/输出路径1362、1364、1366、1368、1370、1372、1374和1376分别在位位置bit0至bit7被连接到复用器，以及输入/输出路径1361、1363、1365、1335、1367、1369、1371、1373和1375分别在bit8至bit15被连接到复用器。可以经由高速缓存访问线ca0R至cal5R从所选择的高速缓存层同时输出数据。因此，可以以全页读取模式读取左侧感测部分或右侧感测部分中的任一个。

对于半页读取，例如使用奇数位线或偶数位线，晶体管1380是开路，晶体管1378是短路的。结果，在左侧感测部分中，如果选择了高速缓存访问线ca0L至ca7L，则输入/输出路径1341、1343、1345、1347、1349、1351、1353和1355分别在位0至位7被连接到复用器。因此，可以从左侧感测部分输出例如低位字节的、字的一半。或者，如果选择了高速缓存访问线cl8L至cl15L，则输入/输出路径1342、1344、1346、1348、1350、1352、1354和1356分别在位0至位7被连接到复用器。因此，可以从左侧感测部分输出例如高位字节的、字的另一半。

同时，从左侧感测部分输出来自高速缓存访问线ca0L-ca7L或ca8L-cal5L的半字，可以从右侧感测部份输出来自高速缓存访问线ca0R-ca7R或ca8R-cal5R的半字。例如，在右侧感测部分中，如果选择了高速缓存访问线ca0R至ca7R，则输入/输出路径1361、1363、1365、1367、1369、1371、1373和1375分别在位8至位15被连接到复用器。因此，可以从右侧感测部分输出例如低位字节的、字的一半。或者，如果选择了高速缓存访问线ca8R至cal5R，则输入/输出路径1362、1364、1366、1368、1370、1372、1374和1376分别在位8至位15被连接到复用器。因此，可以从右侧感测部分输出例如高位字节另一半字。

图13D描绘了一对图6A的感测电路的另一示例布置。在该示例实现方式中，感测电路1377包括左侧感测部分1378(其包括16个高速缓存层CT0L-CT15L)，和右侧感测部分1379(其包括16个高速缓存层CT0R-CT15R)。为左侧部分和右侧部分中的每一个分别提供16位复用器1381L或1381R。此外，左侧感测部分包括输入/输出路径1382-1389，右侧感测部分包括输入/输出路径1390-1397。还为每个感测部分提供单独的高速缓存访问线集合。左侧感测部分包括高速缓存访问线ca0L-cal5L。右侧感测部分包括高速缓存访问线ca0R-cal5R。复用器1381L和1381R可以连接到另一个16位复用器1398。

此外，输入/输出路径中的每一个被连接到两个高速缓存访问线，而不是如图13C中的一个高速缓存访问线。结果，每个输入/输出路径可以根据选择了哪个高速缓存访问线来将数据传送到两个高速缓存中的一个或从两个高速缓存中的一个传送数据。例如，如果选择了高速缓存访问线ca0L，输入/输出路径1382可以将数据传送到连接到ca0L的高速缓存或从连接到ca0L的高速缓存传送数据，或者如果选择了高速缓存访问线ca8L，输入/输出路径1382可以将数据传送到连接到ca8L的高速缓存或从连接到ca8L的高速缓存传送数据。

在一种方法中，选择左侧感测部分，并且同时从来自各个高速缓存(其连接到在所选择的高速缓存层中的高速缓存访问线ca0L和ca8L)的输入/输出路径1382-1389中的每一个输入或输出数据。因此，可以在左侧感测部分的高速缓存层中的一半高速缓存中同时输入/输出数据。这可以是8位数据，诸如例如低位字节的、字的一半。在另一示例中，选择左侧感测部分，并且同时从来自各个高速缓存(其连接到在所选择的高速缓存层中的高速缓存访问线ca8L和ca15L)的输入/输出路径1382-1389中的每一个输入或输出数据。这可以是8位数据，诸如例如高位字节的、字的另一半。在这些选项中，从相邻高速缓存的输入/输出数据。也可以从不相邻的高速缓存输入/输出数据。

在从左侧感测部分的高速缓存层中的一半高速缓存中输入/输出数据的同时，可以从右侧感测部分的高速缓存层中的一半高速缓存中输入/输出数据。例如，可以同时从来自各个高速缓存(其连接到在所选择的高速缓存层中的高速缓存访问线ca0L和ca8L)的输入/输出路径1390-1397中的每一个输入或输出数据。这可以是例如低位字节的、字的一半。在另一示例中，同时从来自各个高速缓存(其连接到在所选择的高速缓存层中的高速缓存访问线ca8L和ca15L)的输入/输出路径1390-1397中的每一个输入或输出数据。这可以是例如高位字节的、字的另一半。复用器使用来自左侧感测部分和右侧感测部分中的每一个的8位来提供16位输出。

图13E描绘了与图13B-图13D一致的在左侧感测部分和右侧感测部分中的高速缓存集合。数据的字W1被存储在左侧感测部分中的高速缓存器集合C0L中，而数据的字W2被存储在右侧感测部分的高速缓存器集合C0R中。字W1包括被存储在高速缓存的第一半C0-1L中的第一半Wla，以及被存储在高速缓存的第二半C0-2L中的第二半W1b。字W2包括被存储在高速缓存的第一半C0-1R中的第一半W2a，以及被存储在高速缓存的第二半C0-2R中的第二半W2b。

图13B-13E提供了包括多个感测放大器和多个高速缓存以及大小为N位的数据总线(1335)的感测电路的示例，每感测放大器一个高速缓存器，其中每个感测放大器经由各个位线连接到字线中的各个存储器单元，各个位线包括每隔一个的位线的第一集合和每隔一个的位线的第二集合，并且多个感测放大器和多个高速缓存被布置在包括第一层(1410)和第二层(1411)的多个层中，其中：第一层包括N个感测放大器和N个高速缓存，该N个感测放大器包括与每隔一个的位线的第一集合相关联的N/2个感测放大器以及与每隔一个的位线的第二集合相关联的N/2个感测放大器，该N个高速缓存包括N/2个高速缓存(1410a或1410b)的第一集合和N/2个高速缓存(1410b或1410a)的第二集合；第二层包括N个感测放大器和N个高速缓存，该N个感测放大器包括与每隔一个的位线的第一集合相关联的N/2个感测放大器以及与每隔一个的位线的第二集合相关联的N/2个感测放大器，该N个高速缓存包括N/2个高速缓存的第一集合(1411a)和N/2个高速缓存的第二集合(1411b)；该数据总线(1335)包括在第一模式中连接到第一层的N/2个高速缓存的第一集合和连接到第二层的N/2个高速缓存的第一集合并且在第二模式中连接到第一层的N/2个高速缓存的第二集合和连接到第二层的N/2个高速缓存的第二集合的输入路径(1341-1376)。

例如，在图13B中，在第一模式中，输入路径1341、1343、1345、1347、1349、1351、1353和1355连接到第一层的N/2个高速缓存的第一集合(1410a)，且输入路径1361、1363、1365、1367、1369、1373、1373和1375连接到第二层中的N/2个高速缓存的第一集合(1411a)。在第二模式中，输入路径1342、1344、1346、1348、1350、1352、1354和1356连接到第一层的N/2个高速缓存的第二集合(1410b)，且输入路径1362、1364、1366、1368、1370、1372、1374和1376连接到第二层中的N/2个高速缓存的第二集合(1411b)。

在图13C中，电路可以包括连接到第一层的N/2个高速缓存的第一集合(1410a)的N/2个高速缓存访问线的第一集合(ca0L-ca7L)，每高速缓存一个高速缓存访问线；连接到第一层的N/2个高速缓存的第二集合(1410b)的N/2个高速缓存访问线的第二集合(ca8L-cal5L)，每高速缓存一个高速缓存访问线；连接到第二层的N/2个高速缓存的第一集合(1411a)的N/2个缓存访问线的第三集合(ca0R-ca7R)，每高速缓存一个高速缓存访问线；连接到第二层的N/2个高速缓存的第二集合(1411b)的N/2个高速缓存访问线的第四集合(ca8R-cal5R)，每高速缓存一个高速缓存访问线；N/2个晶体管的第一集合(1378L)，N/2个晶体管的第一集合的每个晶体管连接到N/2个高速缓存访问线的第一集合的N/2个高速缓存访问线中的一个，连接到N/2个高速缓存访问线的第二集合的N/2个高速缓存访问线中的一个并且连接到数据总线(1335)；N/2个晶体管的第二集合(1378R)，N/2个晶体管的第二集合的每个晶体管连接到N/2个高速缓存器的第三集合的N/2个高速缓存访问线(ca0R-ca7R)中的一个，连接到N/2个高速缓存访问线的第四集合的N/2个高速缓存访问线(ca8R-cal5R)中的一个并且连接到数据总线。

数据总线1335具有大小为N/2位的第一部分(位0至位7)和大小为N/2位的第二部分(位8至位15)；在第一模式中，同时地第一部分连接到第一层的N/2个高速缓存的第一集合并且第二部分连接到第二层的N/2个高速缓存的第一集合；以及在第二模式中，同时地第一部分连接到第一层的N/2个高速缓存的第二集合并且第二部分连接到第二层的N/2个高速缓存的第二集合。

在编程操作中控制电路被配置为：在第一模式中，同时地将来自数据总线的数据的第一个字的第一半传送到第一层的N/2个高速缓存的第一集合并且将来自数据总线的第二数据字的第一半传送到第二层的N/2个高速缓存的第一集合；以及在第二模式中，同时地将来自数据总线的数据的第一个字的第二半传送到第一层的N/2个高速缓存的第二集合并且将来自数据总线的第二数据字的第二半传送到第二层的N/2个缓存的第二集合。此外，在编程操作中控制电路被配置为：将来自第一层的N/2个高速缓存的第一集合的第一数据字的第一半传送到第一层的感测放大器的第一半，并将来自第一层的N/2个高速缓存的第二集合的第一数据字的第二半传送到第一层的感测放大器的第二半；以及将来自第二层的N/2个高速缓存的第一集合的第二数据字的第一半传送到第二层的感测放大器的第一半，并将来自第二层的N/2个高速缓存的第二集合的第二数据字的第二半传送到第二层的感测放大器的第二半。

在上述示例中，一个选择线(ctc0L)被连接到第一层的N/2个高速缓存的第一集合和第一层的N/2个高速缓存的第二集合，以及一个选择线(ctc0R)被连接到第二层的N/2个高速缓存的第一集合和第二层的N/2个高速缓存的第二集合。参见图13B。在另一个可能的选项中，在第一层中，一个选择线(ctc0L)被连接到第一层的N/2个高速缓存的第一集合且另一个选择线(ctc2L)被连接到第一层的N/2个高速缓存的第二集合，以及在第二层中，一个选择线(ctc0R)被连接到第二层的N/2个高速缓存的第一集合且另一个选择线(ctc2R)被连接到第二层的N/2个高速缓存的第二集合。

图14A和14B描绘了在示例一次通过编程操作中的存储器单元的具有四个数据状态的Vth分布。在该示例中，存储器单元最初处于由Vth分布1400(图14A)表示的擦除状态。随后，编程使得A、B和C状态单元的Vth分别达到Vth分布1402、1404和1406(图14B)。由于位忽略标准，少量的A、B和C状态单元可以分别具有低于VvA、VvB或VvC的Vth。

使用擦除验证电压VvEr将存储器单元初始地擦除到Vth分布1400。由于位忽略标准，少量的擦除状态单元可以具有高于VvEr的Vth。在该示例中，存在四个可能的数据状态，例如，存储位11的擦除(Er)、存储位01的A状态、存储位00的B状态和存储位10的C状态。数据状态的两位表示数据的下页和上页。

可以使用验证电压VvA、VvB和VvC来以一次或多次通过(one or more passes)将A、B和C状态单元从擦除状态编程为其最终Vth分布。此外，读取电压VrA，VrB和VrC用于通过区分相邻数据状态来读取单元的数据状态。

在一个实施例中，电路包括：多个感测放大器和多个高速缓存，每感测放大器一个高速缓存器，其中，每个感测放大器经由各个字线连接到各个字线中存储器单元，各个位线包括每隔一个的位线的第一集合和每隔一个的位线的第二集合，多个感测放大器和多个高速缓存被布置在多层对中，每个层对包括第一层和第二层；第一层包括N个感测放大器，该N个感测放大器包括与每隔一个的位线的第一集合相关联的N/2个感测放大器以及与每隔一个的位线的第二集合相关联的N/2个感测放大器；第一层还包括N个高速缓存，该N个高速缓存包括N/2个高速缓存的第一集合和N/2个高速缓存的的第一集合；第二层包括N个感测放大器，该N个感测放大器包括与每隔一个的位线的第一集合相关联的N/2个感测放大器以及与每隔一个位线的第二集合相关联的N/2个感测放大器；并且第二层还包括N个高速缓存，该N个高速缓存包括N/2个高速缓存的第一集合和N/2个高速缓存的的第二集合；其中每个层对包括可在第一模式和第二模式中配置的可切换路径，在该第一模式中与每隔一个的位线的第一集合相关联的第二层的N/2个感测放大器连接到第一层的N/2个高速缓存的第一集合并且与每隔一个的位线的第一集合相关联的第一层的N/2个感测放大器连接到第一层的N/2个高速缓存的第二集合，以及在第二模式中，与每隔一个的位线的第二集合相关联的第二层的N/2个感测放大器连接到第二层的N/2个高速缓存的第二集合并且与每隔一个的位线的第二集合相关联的第一层的N/2个感测放大器连接到第二层的N/2个高速缓存的第一集合。

为了说明和描述的目的已经呈现了本发明的前述详细描述。不是旨在去穷举或将本发明限制为所公开的精确形式。鉴于上述教导，许多修改和变化是可能的。选择了所描述的实施例以便最佳地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员可以在各种实施例中以及用适于预期的特定用途的各种修改来最佳地利用本发明。旨在由所附权利要求限定本发明的范围。

Claims (15)

1.一种电路，包括：

多个感测放大器和多个高速缓存，每感测放大器一个高速缓存器，其中经由各个位线将每个感测放大器连接到字线中的各个存储器单元，所述各个位线包括每隔一个的位线的第一集合和每隔一个的位线的第二集合，并且所述多个感测放大器和所述多个高速缓存被布置在包括第一层和第二层的多个层对中，其中：

所述第一层包括N个感测放大器以及N个高速缓存，所述N个感测放大器包括与所述每隔一个的位线的第一集合相关联的N/2个感测放大器以及与所述每隔一个的位线的第二集合相关联的N/2个感测放大器，并且所述N个高速缓存包括N/2个高速缓存的第一集合以及N/2个高速缓存的第二集合；

所述第二层包括N个感测放大器以及N个高速缓存，所述N个感测放大器包括与所述每隔一个的位线的第一集合相关联的N/2个感测放大器以及与所述每隔一个的位线的第二集合相关联的N/2个感测放大器，并且所述N个高速缓存包括N/2个高速缓存的第一集合以及N/2个高速缓存的第二集合；以及

大小为N位的数据总线，所述数据总线包括输入路径，所述输入路径在第一模式中被连接到所述第一层的N/2个高速缓存的第一集合并被连接到所述第二层的N/2个高速缓存的第一集合，以及在第二模式中被连接到所述第一层的N/2个高速缓存的第二集合并被连接到所述第二层的N/2个高速缓存的第二集合。

2.如权利要求1所述的电路，还包括:

在所述第一层中，被连接到所述第一层的N个高速缓存的第一选择线；以及

在所述第二层中，被连接到所述第二层的N个高速缓存的第二选择线。

3.如权利要求2所述的电路，还包括:

控制电路，所述控制电路被配置为使得所述第一选择线在所述第一模式和所述第二模式中选择所述第一层的N个高速缓存，并且使得所述第二选择线在所述第一模式和所述第二模式中选择所述第二层的N个高速缓存。

4.如权利要求2或3所述的电路，还包括:

被连接到所述第一层的N/2个高速缓存的第一集合的N/2个高速缓存访问线的第一集合，每高速缓存一个高速缓存访问线；

被连接到所述第一层的N/2个高速缓存的第二集合的N/2个高速缓存访问线的第二集合，每高速缓存一个高速缓存访问线；

被连接到所述第二层的N/2个高速缓存的第一集合的N/2个高速缓存访问线的第三集合，每高速缓存一个高速缓存访问线；

被连接到所述第二层的N/2个高速缓存的第二集合的N/2个高速缓存访问线的第四集合，每高速缓存一个高速缓存访问线；

N/2个晶体管的第一集合，所述N/2个晶体管的第一集合的每个晶体管被连接到N/2个高速缓存访问线的所述第一集合的N/2个高速缓存访问线中的一个，被连接到N/2个高速缓存访问线的所述第二集合的N/2个高速缓存访问线中的一个，并且被连接到所述数据总线；以及

N/2个晶体管的第二集合，所述N/2个晶体管的第二集合的每个晶体管被连接到N/2个高速缓存访问线的所述第三集合的N/2个高速缓存访问线中的一个，被连接到N/2个高速缓存访问线的所述第四集合的N/2个高速缓存访问线中的一个，并且被连接到所述数据总线。

5.如权利要求1所述的电路，还包括:

在所述第一层中，被连接到所述第一层的N/2个高速缓存的第一集合的一个选择线以及被连接到所述第一层的N/2个高速缓存的第二集合的另一选择线；以及

在所述第二层中，被连接到所述第二层的N/2个高速缓存的第一集合的一个选择线以及被连接到所述第二层的N/2个高速缓存的第二集合的另一选择线。

6.如权利要求5所述的电路，还包括:

控制电路，所述控制电路在所述第一模式中被配置为使得所述第一层的一个选择线选择所述第一层的N/2个高速缓存的第一集合并且使得所述第二层的一个选择线选择所述第二层的N/2个高速缓存的第一集合，以及在所述第二模式中被配置为使得所述第一层的另一选择线选择所述第一层的N/2个高速缓存的第二集合并且使得所述第二层的另一选择线选择所述第二层的N/2个高速缓存的第二集合。

7.如权利要求5或6所述的电路，还包括:

被连接到所述第一层的N个高速缓存的N个高速缓存访问线的第一集合，每高速缓存一个高速缓存访问线，其中所述数据总线的N/2个输入路径的第一集合的每个输入路径在所述第一模式中被连接到在所述第一层的N/2个高速缓存的第一集合中的各个高速缓存，以及在所述第二模式中被连接到在所述第一层的N/2个高速缓存的第二集合中的各个高速缓存；以及

被连接到所述第二层的N个高速缓存的N个高速缓存访问线的第二集合，每高速缓存一个高速缓存访问线，其中所述数据总线的N/2个输入路径的第二集合的每个输入路径在所述第一模式中被连接到在所述第二层的N/2个高速缓存的第一集合中的各个高速缓存，以及在所述第二模式中被连接到在所述第二层的N/2个高速缓存的第二集合中的各个高速缓存。

8.如权利要求1-3、5或6中任一项所述的电路，其中:

所述数据总线具有大小为N/2位的第一部分和大小为N/2位的第二部分；

在所述第一模式中，同时地所述第一部分被连接到所述第一层的N/2个高速缓存的第一集合并且所述第二部分被连接到所述第二层的N/2个高速缓存的第一集合；以及

在所述第二模式中，同时地所述第一部分被连接到所述第一层的N/2个高速缓存的第二集合并且所述第二部分被连接到所述第二层的N/2个高速缓存的第二集合。

9.根据权利要求1-3、5或6中任一项所述的电路，还包括控制电路，在编程操作中的所述控制电路被配置为：

在所述第一模式中，同时地将来自所述数据总线的第一数据字的第一半传送到所述第一层的N/2个高速缓存的第一集合、并且将来自所述数据总线的第二数据字的第一半传送到所述第二层的N/2个高速缓存的第一集合；以及

在所述第二模式中，同时地将来自所述数据总线的所述第一数据字的第二半传送到所述第一层的N/2个高速缓存的第二集合、并且将来自所述数据总线的第二数据字的第二半传送到所述第二层的N/2个高速缓存的第二集合。

10.根据权利要求9所述的电路，其中，在所述编程操作中的所述控制电路被配置为：

将来自所述第一层的N/2个高速缓存的第一集合的所述第一数据字的第一半传送到所述第一层的感测放大器的第一半，并且将来自所述第一层的N/2个高速缓存的第二集合的所述第一数据字的第二半传送到所述第一层的所述感测放大器的第二半；以及

将来自所述第二层的N/2个高速缓存的第一集合的所述第二数据字的所述第一半传送到所述第二层的感测放大器的第一半，并将来自所述第二层的N/2个高速缓存的第二集合的所述第二数据字的所述第二半传送到所述第二层的感测放大器的第二半。

11.根据权利要求1-3、5或6中任一项所述的电路，还包括控制电路，在读取操作中的所述控制电路被配置为：

在所述第一模式中在第一时间，将来自所述第一层的N/2个高速缓存的第一集合的第一数据字的第一半传送到所述数据总线，并且将来自所述第二层的N/2个高速缓存的第一集合的第二数据字的第一半传送到所述数据总线；以及

在所述第一模式中在第二时间，将来自所述第一层的N/2个高速缓存的第二集合的所述第一数据字的第二半传送到所述数据总线，并且将来自所述第二层的N/2个高速缓存的第二集合的所述第二数据字的第二半传送到所述数据总线。

12.一种感测方法，包括：

执行涉及存储器单元的感测操作，其中：

提供多个感测放大器和多个高速缓存，每感测放大器一个高速缓存，

经由各个位线将每个感测放大器连接到字线中的各个存储器单元；

所述各个位线包括每隔一个的位线的第一集合和每隔一个的位线的第二集合；

所述多个感测放大器和所述多个高速缓存被布置在至少第一层和第二层中，

所述第一层包括与所述每隔一个的位线的第一集合相关联的N/2个感测放大器，包括与所述每隔一个的位线的第二集合相关联的N/2个感测放大器，且包括N/2个高速缓存的第一集合以及N/2个高速缓存的第二集合，以及

所述第二层包括与所述每隔一个的位线的第一集合相关联的N/2个感测放大器，包括与所述每隔一个位线的第二集合相关联的N/2个感测放大器，且包括N/2个高速缓存的第一集合以及N/2个高速缓存的第二集合；

执行所述感测操作包括在第一期间：

感测被连接到所述每隔一个的位线的第一集合的存储器单元，并且存储包括在与所述每隔一个的位线的第一集合相关联的所述第一层的N/2个感测放大器中的第一数据字的第一半的相关联的数据，并且存储包括在与所述每隔一个的位线的第一集合相关联的所述第二层的N/2个感测放大器中的第二数据字的第一半的相关联的数据；

将来自与所述每隔一个的位线的第一集合相关联的所述第一层的N/2个感测放大器的所述第一数据字的第一半传送到所述第一层的N/2个高速缓存的第一集合；

将来自与所述每隔一个的位线的第一集合相关联的所述第二层的N/2个感测放大器的所述第二数据字的第一半传送到所述第二层的N/2个高速缓存的第一集合；以及

经由数据总线从所述第一层的N/2个高速缓存的第一集合和所述第二层的N/2个高速缓存的第一集合输出包括所述第一数据字的第一半以及所述第二数据字的第一半的数据字。

13.根据权利要求12所述的感测方法，其中，执行所述感测操作还包括在第二期间：

感测被连接到所述每隔一个的位线的第二集合的存储器单元，并且存储包括在与所述每隔一个的位线的第二集合相关联的所述第一层的N/2个感测放大器中的第一数据字的第二半的相关联的数据，并且存储包括在与所述每隔一个的位线的第二集合相关联的所述第二层的N/2个感测放大器中的第二数据字的第二半的相关联的数据；

将来自与所述每隔一个的位线的第二集合相关联的所述第一层的N/2个感测放大器的所述第一数据字的所述第二半传送到所述第一层的N/2个高速缓存的第二集合；

将来自与所述每隔一个的位线的第二集合相关联的所述第二层的N/2个感测放大器的所述第二数据字的所述第二半传送到所述第二层的N/2个高速缓存的第二集合；

经由数据总线从所述第一层的N/2个高速缓存的第二集合和所述第二层的N/2个高速缓存的第二集合输出包括所述第一数据字的第二半以及所述第二数据字的第二半的数据字。

14.如权利要求12或13所述的感测方法，其中：

在所述第一层中，一个选择线被连接到所述第一层的N/2个高速缓存的第一集合，另一选择线被连接到所述第一层的N/2个高速缓存的第二集合；

在所述第二层中，一个选择线被连接到所述第二层的N/2个高速缓存的第一集合，另一选择线连接到所述第二层的N/2个高速缓存的第二集合；以及

所述输出包括选择被连接到所述第一层的N/2个高速缓存的第一集合的所述一个选择线，选择被连接到所述第二层的N/2个高速缓存的第一集合的所述一个选择线，不选择被连接到所述第一层的N/2个高速缓存的第二集合的所述另一选择线，并且不选择被连接到所述第二层的N/2个高速缓存的第二集合的所述另一选择线。

15.如权利要求12或13所述的感测方法，其中：

在所述第一层中，第一选择线被连接到所述第一层的N个高速缓存；

在所述第二层中，第二选择线被连接到所述第二层的N个高速缓存；

N/2个高速缓存访问线的第一集合被连接到所述第一层的N/2个高速缓存的第一集合；

N/2个高速缓存访问线的第二集合被连接到所述第一层的N/2个高速缓存的第二集合；

N/2个高速缓存访问线的第三集合被连接到所述第二层的N/2个高速缓存的第一集合；

N/2个高速缓存访问线的第四集合被连接到所述第二层的N/2个高速缓存的第二集合；

N/2个晶体管的第一集合的每个晶体管被连接到N/2个高速缓存访问线的所述第一集合的N/2个高速缓存访问线中的一个，被连接到N/2个高速缓存访问线的所述第二集合中的N/2个高速缓存访问线中的一个，以及被连接到数据总线的输入路径；

N/2个晶体管的第二集合的每个晶体管被连接到N/2个高速缓存访问线的所述第三集合中的N/2个高速缓存访问线中的一个，被连接到N/2个高速缓存访问线的所述第四集合中的N/2个高速缓存访问线中的一个，以及被连接到所述数据总线的输入路径；以及

所述输出包括使得所述第一选择线选择所述第一层的N个高速缓存，使得所述第二选择线选择所述第二层的N个高速缓存，向N/2个晶体管的所述第一集合的每个晶体管以及N/2个晶体管的所述第二集合的每个晶体管提供控制信号。

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