CN111667865B - 半导体存储装置 - Google Patents

Abstract

实施方式提供一种能够高速动作的半导体存储装置。实施方式的半导体存储装置(1)具备：第1存储单元；配线(BLI＜1＞)，连接于所述第1存储单元，在金属配线层(L1)中沿着第1方向(D1)延伸；感测放大器单元(SAU＜1＞)，连接于所述配线(BLI＜1＞)；配线(rBLI＜1＞)，连接于所述感测放大器单元(SAU＜1＞)，在所述金属配线层(L1)中沿着所述第1方向延伸；及锁存电路(XDL＜1＞)，连接于所述配线(rBLI＜1＞)；且所述配线(BLI＜1＞)中朝向所述第1方向那侧的端面和所述配线(rBLI＜1＞)中朝向与所述第1方向相反的方向那侧的端面对向。

Description

半导体存储装置

[相关申请案]

本申请案享有以日本专利申请案2019-42720号(申请日：2019年3月8日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND(Not And，与非)型闪速存储器。

发明内容

实施方式提供一种能够高速动作的半导体存储装置。

实施方式的半导体存储装置包含：第1存储单元；第1配线，连接于所述第1存储单元，在第1配线层中沿着第1方向延伸；第1感测放大器，连接于所述第1配线；第2配线，连接于所述第1感测放大器，在所述第1配线层中沿着所述第1方向延伸；及第1锁存电路，连接于所述第2配线；且所述第1配线中朝向所述第1方向那侧的端面和所述第2配线中朝向与所述第1方向相反的方向那侧的端面对向。

附图说明

图1是表示包含第1实施方式的半导体存储装置的存储器系统的构成的一个例子的框图。

图2是表示第1实施方式的半导体存储装置的构成的一个例子的框图。

图3是表示第1实施方式的半导体存储装置中的存储单元阵列的电路构成的一个例子的图。

图4是表示第1实施方式的半导体存储装置中的存储单元阵列的截面构造的一部分的一个例子的图。

图5是表示第1实施方式的半导体存储装置中的感测放大器模块及数据寄存器的构成的一个例子的框图。

图6是表示第1实施方式的半导体存储装置中的感测放大器模块的电路构成的一部分的一个例子的图。

图7是表示第1实施方式的比较例的半导体存储装置中多个感测放大器单元SAU与多个锁存电路XDL之间的连接关系的一个例子的图。

图8是表示第1实施方式的半导体存储装置中多个感测放大器单元SAU与多个锁存电路XDL之间的连接关系的一个例子的图。

图9是表示第1实施方式的半导体存储装置的截面构造的一个例子的图。

图10是表示第1实施方式的比较例的半导体存储装置中多个感测放大器单元SAU及总线cDBUS的布局的一个例子的图。

图11是表示第1实施方式的半导体存储装置中多个感测放大器单元SAU及总线DBUS的布局的一个例子的图。

图12是用来比较第1实施方式的半导体存储装置中各金属配线层中的配线的宽度的图。

图13是表示第1实施方式的半导体存储装置中多个感测放大器单元SAU及总线DBUS的布局的另一个例子的图。

图14是表示第1实施方式的半导体存储装置中多个感测放大器单元SAU及总线DBUS的布局的另一个例子的图。

图15是表示第1实施方式的半导体存储装置中多个感测放大器单元SAU及总线DBUS的布局的另一个例子的图。

图16是表示第1实施方式的比较例的半导体存储装置中总线cDBUS及多个锁存电路XDL的布局的一个例子的图。

图17是表示第1实施方式的半导体存储装置中总线DBUS及多个锁存电路XDL的布局的一个例子的图。

图18是表示第1实施方式的半导体存储装置中和锁存电路SDL与锁存电路XDL之间的数据传输动作相关联的电路构成的一个例子的图。

图19是表示第1实施方式的半导体存储装置中从锁存电路XDL到锁存电路SDL的数据传输动作中的各种控制信号的电压及对各种电路构成要素施加的电压的时间变化的一个例子的时序图。

图20是表示第1实施方式的半导体存储装置中从锁存电路SDL到锁存电路XDL的数据传输动作中的各种控制信号的电压及对各种电路构成要素施加的电压的时间变化的一个例子的时序图。

图21是表示第1实施方式的比较例的半导体存储装置中从16个感测放大器单元SAU到16个锁存电路XDL的数据传输动作的一个例子的电流波形图。

图22是表示第1实施方式的半导体存储装置中从16个感测放大器单元SAU到16个锁存电路XDL的数据传输动作的一个例子的电流波形图。

图23是表示第1实施方式的第1变化例的半导体存储装置中从16个感测放大器单元SAU到16个锁存电路XDL的数据传输动作的一个例子的电流波形图。

图24是表示第1实施方式的第2变化例的半导体存储装置中从16个感测放大器单元SAU到16个锁存电路XDL的数据传输动作的一个例子的电流波形图。

图25是表示第1实施方式的第3变化例的半导体存储装置中多个感测放大器单元SAU及总线DBUS的布局的一个例子的图。

具体实施方式

以下，参照附图对实施方式进行说明。附图是示意性的。此外，在以下的说明中，对于具有大致相同的功能及构成的构成要素，标注相同的符号。构成参照符号的文字之后的数字、及构成参照符号的数字之后的文字是用来区分通过含有相同的文字及数字的参照符号加以参照且具有相同构成的要素彼此的。在不需要相互区分利用含有相同的文字及数字的参照符号加以表示的要素的情况下，这些要素通过仅含相同的文字及数字的参照符号加以参照。

＜第1实施方式＞

以下，对第1实施方式的半导体存储装置1进行说明。

[构成例]

(1)存储器系统

图1是表示包含第1实施方式的半导体存储装置1的存储器系统4的构成的一个例子的框图。

如图1所示，存储器系统4包含半导体存储装置1及存储器控制器3，由主机装置5来控制。存储器系统4例如为SSD(solid state drive，固态驱动器)或SD^TM卡等。

半导体存储装置1由存储器控制器3来控制。存储器控制器3从主机装置5接收命令，基于接收到的命令控制半导体存储装置1。

存储器控制器3包含主机接口单元31、CPU(central processing unit，中央处理器)32、RAM(random access memory，随机存取存储器)33、ROM(read only memory，只读存储器)34及存储器接口单元35。存储器控制器3例如构成为SoC(System-on-a-chip，片上系统)。

ROM34储存固件(程序)。RAM33能够保存该固件，作为CPU32的作业区域来使用。RAM33进而临时保存数据，作为缓冲器及高速缓冲存储器而发挥功能。通过由CPU32来执行储存在ROM34中且已下载到RAM33上的固件，存储器控制器3执行包括下述读出动作及写入动作等在内的各种动作、以及主机接口单元31及存储器接口单元35的功能的一部分。

主机接口单元31经由总线连接于主机装置5，负责存储器控制器3与主机装置5之间的通信。存储器接口单元35连接于半导体存储装置1，负责存储器控制器3与半导体存储装置1之间的通信。

(2)半导体存储装置的构成

图2是表示第1实施方式的半导体存储装置1的构成的一个例子的框图。此外，在图2中，用箭头线图示出了各块间的连接的一部分，但块间的连接并不限定于图示的情况。

如图2所示，半导体存储装置1包含存储单元阵列11、感测放大器模块12、数据寄存器13、列解码器14、行解码器15、输入输出电路16、状态寄存器17、地址寄存器18、指令寄存器19、逻辑控制电路20、序列发生器21、待命/忙碌控制电路22及电压产生电路23。

存储单元阵列11包含多个块BLK(BLK0、BLK1、…、BLK(L－1))(L为2以上的整数)。块BLK包含与位线及字线建立了关联的多个非易失性存储单元，例如成为数据的删除单位。在半导体存储装置1中，执行将写入数据WD存储到存储单元阵列11的写入动作、从存储单元阵列11读出读出数据RD的读出动作等各种动作。

输入输出电路16控制与存储器控制器3的信号DQ的输入输出。信号DQ包括指令CMD、数据DAT、地址信息ADD及状态信息STS等。指令CMD例如包含用来执行来自主机装置5的命令的命令。数据DAT包含写入数据WD或读出数据RD。地址信息ADD例如包含行地址RA及列地址CA。状态信息STS例如包含与写入动作及读出动作中的半导体存储装置1的状态相关的信息。

更具体来说，输入输出电路16具备输入电路及输出电路，输入电路及输出电路进行下文所述的处理。输入电路从存储器控制器3，接收写入数据WD、地址信息ADD及指令CMD。输入电路将接收到的写入数据WD传输到数据寄存器13，将接收到的地址信息ADD传输到地址寄存器18，将接收到的指令CMD传输到指令寄存器19。另一方面，输出电路从状态寄存器17接收状态信息STS，从数据寄存器13接收读出数据RD。输出电路将接收到的状态信息STS及读出数据RD发送到存储器控制器3。这里，输入输出电路16与数据寄存器13经由数据总线而连接。数据总线例如包含与信号DQ0～DQ7对应的8条数据线IO0～IO7。此外，数据线IO的条数可任意设定，而并不限定于8条，例如也可为16条或32条。

状态寄存器17保存状态信息STS，并将该状态信息STS基于序列发生器21的指示传输到输入输出电路16。

地址寄存器18保存从输入输出电路16传输的地址信息ADD。地址寄存器18将地址信息ADD中的列地址CA传输到列解码器14，将地址信息ADD中的行地址RA传输到行解码器15。

指令寄存器19保存从输入输出电路16传输的指令CMD，并将指令CMD传输到序列发生器21。

逻辑控制电路20从存储器控制器3，例如接收芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号WEn、读使能信号REn及写保护信号WPn。逻辑控制电路20基于接收到的信号，控制输入输出电路16及序列发生器21。

芯片使能信号CEn是用来使半导体存储装置1启动的信号。指令锁存使能信号CLE是用来通知输入输出电路16输入到半导体存储装置1的信号DQ0～DQ7是指令CMD的信号。地址锁存使能信号ALE是用来通知输入输出电路16输入到半导体存储装置1的信号DQ0～DQ7是地址信息ADD的信号。写使能信号WEn及读使能信号REn分别是用来对输入输出电路16例如命令信号DQ0～DQ7的输入及输出的信号。写保护信号WPn是用来指示半导体存储装置1禁止数据的写入及删除的信号。

序列发生器21基于指令寄存器19中保存的指令CMD，控制半导体存储装置1整体的动作。例如，序列发生器21控制感测放大器模块12、数据寄存器13、列解码器14、行解码器15及电压产生电路23等，执行写入动作及读出动作等。

待命/忙碌控制电路22按照序列发生器21进行的控制，产生待命/忙碌信号R/Bn，并将所产生的待命/忙碌信号R/Bn发送到存储器控制器3。待命/忙碌信号R/Bn是用来通知半导体存储装置1是处于受理来自存储器控制器的命令的待命状态下，还是处于不受理命令的忙碌状下的信号。

电压产生电路23基于序列发生器21进行的控制，产生用于写入动作及读出动作等的电压，并将所产生的电压供给到存储单元阵列11、感测放大器模块12及行解码器15等。例如，电压产生电路23将在读出及写入等动作中对字线WL施加的各种电压供给到行解码器15。

感测放大器模块12感测从存储单元阵列11读出的数据，产生读出数据RD，并将所产生的读出数据RD传输到数据寄存器13。另外，感测放大器模块12从数据寄存器13接收写入数据WD，并将接收到的写入数据WD传输到存储单元阵列11。

数据寄存器13包含多个锁存电路。锁存电路保存写入数据WD及读出数据RD。数据寄存器13临时保存从输入输出电路16接收到的写入数据WD，并将其传输到感测放大器模块12。数据寄存器13临时保存从感测放大器模块12接收到的读出数据RD，并将其传输到输入输出电路16。

列解码器14例如在写入动作或读出动作时，将从地址寄存器18接收到的列地址CA解码。列解码器14基于该解码的结果，选择数据寄存器13中的锁存电路。

行解码器15从地址寄存器18接收行地址RA，并将接收到的行地址RA解码。行解码器15基于该解码的结果，选择执行读出动作及写入动作等各种动作的对象块BLK，进而选择串单元SU。行解码器15能够对所选择的块BLK传输从电压产生电路23供给的电压。

(3)NAND型闪速存储器的存储单元阵列

图3是将存储单元阵列11中包含的多个块BLK中的1个块BLK的电路构成的一个例子作为图2所示的存储单元阵列11的电路构成的一个例子而表示出来的图。例如，存储单元阵列11中包含的多个块BLK分别具有图3所示的电路构成。

如图3所示，块BLK例如包含4个串单元SU0～SU3。各串单元SU包含多个NAND串NS。多个NAND串NS分别与位线BL0～BLm(m为1以上的整数)中的某位线BL配对，例如包含存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。存储单元晶体管MT包含控制栅极及电荷储存层，非易失地存储数据。选择晶体管ST1及ST2分别用于各种动作时的包含该选择晶体管ST1及ST2的NAND串NS的选择。

多个NAND串NS各自的选择晶体管ST1的漏极连接于所述对应的位线BL。在选择晶体管ST1的源极与选择晶体管ST2的漏极之间，串联连接着存储单元晶体管MT0～MT7。选择晶体管ST2的源极连接于源极线SL。

在同一块BLK中包含的多个NAND串NS之间，各NAND串NS中包含的存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7中对应的字线WL。各串单元SU0～SU3中包含的多个NAND串NS的选择晶体管ST1的栅极(控制栅极)分别共通连接于与各串单元SU对应的选择栅极线SGD0～SGD3。在同一块BLK中包含的多个NAND串NS之间，各NAND串NS中包含的选择晶体管ST2的栅极分别共通连接于选择栅极线SGS。

各位线BL在多个串单元SU间共通连接于对应的NAND串NS的选择晶体管ST1的漏极。源极线SL在多个串单元SU间共享。

在1个串单元SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如被称为单元组集CU。例如，在单元组集CU内的存储单元晶体管MT分别保存1比特数据的情况下，将相当于该单元组集CU的存储容量的数据例如称为“1页数据”。

以上对存储单元阵列11的电路构成进行了说明，但存储单元阵列11的电路构成并不限定于所述构成。例如，可将各块BLK所包含的串单元SU的个数设计成任意个数。另外，可将各NAND串NS所包含的存储单元晶体管MT、以及选择晶体管ST1及ST2分别设计成任意个数。字线WL、以及选择栅极线SGD及SGS的条数分别是基于NAND串NS中的存储单元晶体管MT、以及选择晶体管ST1及ST2的个数而变更的。

图4是表示第1实施方式的半导体存储装置1中的存储单元阵列11的截面构造的一部分的一个例子的剖视图。此外，在图4的例子中，省略了层间绝缘体。

导电体41、42及49、存储柱43以及接触插塞48构成存储单元阵列11的构造的一部分。

半导体存储装置1包含半导体衬底40。这里，将与半导体衬底40的面平行且例如相互正交的2个方向定义为第1方向D1及第2方向D2，将与半导体衬底40的面例如正交且形成存储单元阵列11的方向定义为第3方向D3。另外，在以下的说明中，将第3方向D3的方向设为上方，将与第3方向D3相反的方向设为下方而进行说明，但该表述只不过是为了方便起见，例如与重力的方向无关。

在半导体衬底40的上方，隔着绝缘体设置有导电体41。导电体41作为源极线SL而发挥功能。在导电体41的上方，10层导电体42隔着绝缘体依次积层于各导电体间。10层导电体42作为选择栅极线SGS、字线WL0～WL7及选择栅极线SGD而发挥功能。

在10层导电体42中，设置有存储柱43。存储柱43例如沿着D3方向延伸。在存储柱43中，柱状的半导体44的侧面上依次设置有隧道绝缘层45、电荷储存层46及块绝缘层47。半导体44的下端抵达导电体41。存储柱43中与1个导电体42相交的部分作为1个存储单元晶体管MT、1个选择晶体管ST1或1个选择晶体管ST2而发挥功能。半导体44作为NAND串NS的电流路径而发挥功能，成为形成各存储单元晶体管MT的通道的区域。半导体44的上端经由接触插塞48连接于导电体49。导电体49沿着第1方向D1延伸，作为位线BL而发挥功能。另外，在导电体41上，设置有导电体LI。导电体LI沿着第2方向D2延伸，作为源极线接点而发挥功能。导电体LI沿着第2方向D2例如具有线形形状。在2个导电体LI之间，例如配置有1个串单元SU。

(4)感测放大器及数据寄存器

图5是表示第1实施方式的半导体存储装置1中的感测放大器模块12及数据寄存器13的构成的一个例子的框图。

如图5所示，感测放大器模块12包含多个感测放大器单元SAU，数据寄存器13包含多个锁存电路XDL。

在感测放大器模块12中，感测放大器单元SAU例如针对每条位线BL分别设置。例如，针对每16条位线BL的组合，分别设置16个感测放大器单元SAU＜0＞～SAU＜15＞。各感测放大器单元SAU感测读出到对应的位线BL的数据，并向对应的位线BL传输写入数据。

在数据寄存器13中，锁存电路XDL针对每个感测放大器单元SAU分别设置。例如，针对所述16个感测放大器单元SAU＜0＞～SAU＜15＞每组，分别设置与该感测放大器单元SAU＜0＞～SAU＜15＞各自1对1地对应的16个锁存电路XDL＜0＞～XDL＜15＞。此外，在图5中，16个锁存电路XDL＜0＞～XDL＜15＞被表示为锁存电路XDL＜15：0＞。各锁存电路XDL连接于对应的感测放大器单元SAU。各锁存电路XDL经由对应的感测放大器单元SAU与1条位线BL配对，临时保存与对应的位线BL相关联的数据。另外，16个锁存电路XDL＜0＞～XDL＜15＞分别连接于所述多条数据线IO中对应的数据线IO。锁存电路XDL经由与对应的感测放大器单元SAU的连接及数据线IO，能够在该感测放大器单元SAU与输入输出电路16之间收发数据。也就是说，例如从存储器控制器3等接收到的数据首先经由数据线IO保存到数据寄存器13中的锁存电路XDL，然后再经由锁存电路XDL与感测放大器单元SAU之间的连接，传输到感测放大器模块12中的感测放大器单元SAU。反之亦然，感测放大器单元SAU中的数据传输并保存到锁存电路XDL，在经由数据线IO传输到输入输出电路16后，输出到半导体存储装置1的外部。

图6是表示第1实施方式的半导体存储装置1中的感测放大器模块12的电路构成的一部分的一个例子的图。以下，对感测放大器模块12中的某感测放大器单元SAU的电路构成详细地进行说明。

如图6所示，在感测放大器模块12中，针对每个感测放大器单元SAU，分别设置高耐压n通道MOS(Metal Oxide Semiconductor，金氧半导体)晶体管12a。1个感测放大器单元SAU包含感测放大器电路SAC、3个锁存电路SDL、UDL及LDL、预充电电路121以及总线开关122。此外，感测放大器单元SAU中包含的锁存电路的个数可设计成任意个数，而并不限定于3个。例如，感测放大器单元SAU中包含的锁存电路的个数是基于各存储单元晶体管MT所保存的数据的比特数而设计的。

晶体管12a的第1端子连接于感测放大器模块12中的配线BLI，晶体管12a的第2端子连接于对应的位线BL。对晶体管12a的栅极施加控制信号BLS。控制信号BLS例如由序列发生器21产生。

在感测放大器单元SAU中，感测放大器电路SAC、3个锁存电路SDL、UDL及LDL、以及预充电电路121经由总线LBUS而连接。

感测放大器电路SAC感测读出到所述对应的位线BL的数据，并对所述对应的位线BL根据写入数据而施加电压。也就是说，感测放大器电路SAC是直接控制位线BL的模块。

感测放大器电路SAC包含n通道MOS晶体管12b～12j、p通道MOS晶体管12k及电容器元件12l。

晶体管12b的第1端子连接于配线BLI，晶体管12b的第2端子连接于节点SCOM。对晶体管12b的栅极施加控制信号BLC。通过晶体管12b，能够将所述对应的位线BL箝位于与控制信号BLC相应的电位。

晶体管12c的第1端子连接于配线BLI，对晶体管12c的第2端子施加电压VLSA。对晶体管12c的栅极施加控制信号NLO。晶体管12d的第1端子连接于节点SCOM，晶体管12d的第2端子连接于晶体管12k的第1端子。对晶体管12d的栅极施加控制信号BLX。对晶体管12k的第2端子施加电源电压VHSA，晶体管12k的栅极连接于下述节点INV_S。晶体管12e的第1端子连接于节点SCOM，晶体管12e的第2端子连接于节点SEN。对晶体管12e的栅极施加控制信号XXL。电容器元件12l的第1电极连接于节点SEN，对电容器元件12l的第2电极输入时钟信号CLK。对晶体管12f的第1端子输入时钟信号CLK，晶体管12f的第2端子连接于晶体管12g的第1端子。晶体管12f的栅极连接于节点SEN。晶体管12g的第2端子连接于总线LBUS，对晶体管12g的栅极施加控制信号STB。

晶体管12h的第1端子连接于节点SEN，晶体管12h的第2端子连接于总线LBUS。对晶体管12h的栅极施加控制信号BLQ。晶体管12i的第1端子连接于节点SEN，晶体管12i的第2端子连接于晶体管12j的第1端子。对晶体管12i的栅极施加控制信号LSL。晶体管12j的第2端子接地，晶体管12j的栅极连接于总线LBUS。

以上所说明的控制信号BLC、NLO、BLX、XXL、STB、BLQ及LSL例如由序列发生器21产生。

锁存电路SDL、UDL及LDL临时保存数据。在写入数据时，感测放大器电路SAC根据这3个锁存电路中例如锁存电路SDL的保存数据，控制位线BL。其它锁存电路UDL及LDL用来执行各个存储单元晶体管保存2比特以上数据的多值动作等。

锁存电路SDL例如包含变流器12m及12n、以及n通道MOS晶体管12o及12p。变流器12m的输入端子连接于节点LAT_S，变流器12m的输出端子连接于节点INV_S。变流器12n的输入端子连接于节点INV_S，变流器12n的输出端子连接于节点LAT_S。晶体管12o的第1端子连接于节点INV_S，晶体管12o的第2端子连接于总线LBUS。对晶体管12o的栅极施加控制信号STI。晶体管12p的第1端子连接于节点LAT_S，晶体管12p的第2端子连接于总线LBUS。对晶体管12p的栅极施加控制信号STL。例如，节点LAT_S及INV_S根据由锁存电路SDL保存的数据，具有低(L)电平或高(H)电平。例如，节点LAT_S中保存的数据相当于锁存电路SDL中保存的数据，节点INV_S中保存的数据相当于节点LAT_S中保存的数据的反转数据。

锁存电路UDL及LDL例如具有与锁存电路SDL相同的电路构成，因此省略说明。这样一来，在各感测放大器单元SAU中，感测放大器电路SAC、以及锁存电路SDL、UDL及LDL以能够相互收发数据的方式通过总线LBUS而连接。

预充电电路121能够将总线LBUS预充电。预充电电路121例如包含n通道MOS晶体管12q。晶体管12q的第1端子连接于总线LBUS，对晶体管12q的第2端子施加电压VHLB。对晶体管12q的栅极施加控制信号LPC。预充电电路121通过对总线LBUS传输电压VHLB，而将总线LBUS预充电。

总线开关122将总线LBUS与总线DBUS连接。总线开关122例如包含n通道MOS晶体管12r。晶体管12r的第1端子连接于总线LBUS，晶体管12r的第2端子连接于总线DBUS。对晶体管12r的栅极施加控制信号DSW。

以上所说明的控制信号STI、STL、LPC及DSW例如由序列发生器21产生。

总线DBUS连接于数据寄存器13中的对应的锁存电路XDL。例如从存储器控制器3等发送的数据DAT首先保存到锁存电路XDL，然后经由总线DBUS及LBUS传输到锁存电路SDL、LDL及UDL中的任一个。反之亦然。此外，锁存电路XDL的构成与所述锁存电路SDL大致相同，因此省略说明。

此外，上文中详细地进行了说明的感测放大器模块12的电路构成只不过是一个例子，作为感测放大器模块12，可应用各种构成。

其次，一边参照图7及图8，一边对参照图5所说明的16个感测放大器单元SAU＜0＞～SAU＜15＞和与该感测放大器单元SAU＜0＞～SAU＜15＞各自1对1地对应的16个锁存电路XDL＜0＞～XDL＜15＞之间的连接关系进行说明。关于在图5中图示出来但在图7及图8中未图示出来的其它感测放大器单元SAU＜0＞～SAU＜15＞及锁存电路XDL＜0＞～XDL＜15＞的组合，也适用相同的连接关系。

图7是表示第1实施方式的比较例的半导体存储装置中多个感测放大器单元SAU与多个锁存电路XDL之间的连接关系的一个例子的图。

在图7的例子中，16个感测放大器单元SAU＜0＞～SAU＜15＞共通连接于1条总线cDBUS。进而，这1条总线cDBUS上共通连接着所述16个锁存电路XDL＜0＞～XDL＜15＞。这样一来，如参照图5所作说明，能够使各感测放大器单元SAU与对应于该感测放大器单元SAU的锁存电路XDL连接。此外，总线cDBUS例如对应于图6中所图示的总线DBUS。

图8是表示第1实施方式的半导体存储装置1中多个感测放大器单元SAU与多个锁存电路XDL之间的连接关系的一个例子的图。

在图8的例子中，4个感测放大器单元SAU与4个锁存电路XDL共通连接于1条总线DBUS。具体来说如下所述。

4个感测放大器单元SAU＜0＞～SAU＜3＞共通连接于1条总线DBUS0。总线DBUS0上共通连接着与感测放大器单元SAU＜0＞～SAU＜3＞各自1对1地对应的4个锁存电路XDL＜0＞～XDL＜3＞。同样地，4个感测放大器单元SAU＜4＞～SAU＜7＞共通连接于1条总线DBUS1，总线DBUS1上共通连接着与感测放大器单元SAU＜4＞～SAU＜7＞各自1对1地对应的4个锁存电路XDL＜4＞～XDL＜7＞。同样地，4个感测放大器单元SAU＜8＞～SAU＜11＞共通连接于1条总线DBUS2，总线DBUS2上共通连接着与感测放大器单元SAU＜8＞～SAU＜11＞各自1对1地对应的4个锁存电路XDL＜8＞～XDL＜11＞。同样地，4个感测放大器单元SAU＜12＞～SAU＜15＞共通连接于1条总线DBUS3，总线DBUS3上共通连接着与感测放大器单元SAU＜12＞～SAU＜15＞各自1对1地对应的4个锁存电路XDL＜12＞～XDL＜15＞。这样一来，如参照图5所作说明，能够使各感测放大器单元SAU与对应于该感测放大器单元SAU的锁存电路XDL连接。此外，总线DBUS0～DBUS3例如相当于图6中所图示的总线DBUS。

其次，对图7及图8分别所表示出的感测放大器单元SAU＜0＞～SAU＜15＞、总线cDBUS、或DBUS0、1、2及3、以及锁存电路XDL＜0＞～XDL＜15＞的连接用构造进行说明。首先，对第1实施方式的半导体存储装置1及第1实施方式的比较例的半导体存储装置中的金属配线层的位置关系进行说明。

图9是表示第1实施方式的半导体存储装置1的截面构造的一个例子的图。以下，对第1实施方式的半导体存储装置1的截面构造进行说明，但第1实施方式的比较例的半导体存储装置也具有与参照图9所说明的截面构造相同的构造。

与参照图4所作说明同样地，在半导体衬底40的上方，设置有具备与图4所示的存储柱43等同或相同的构造的存储单元部cel。在半导体衬底40的上表面上，设置有晶体管Tr。晶体管Tr例如为周边电路元件，例如为感测放大器单元SAU中的晶体管。晶体管Tr包含：栅极电极G，隔着栅极绝缘体设置在半导体衬底40的上表面上；及1对源极区域或漏极区域S/D，设置在半导体衬底40的表面，隔着栅极绝缘体下方的区域。

在晶体管Tr的栅极电极G及源极区域或漏极区域S/D上，设置有接触插塞CP0。各接触插塞CP0的上表面连接于设置在存储单元部cel上方的金属配线层L0中的配线。金属配线层L0中的某配线例如以沿着第1方向D1延伸的方式设置，作为总线DBUS而发挥功能。

在金属配线层L0中的配线的上表面上，设置有接触插塞CP1。接触插塞CP1的上表面连接于金属配线层L1中的配线。金属配线层L1中的某配线例如以沿着第1方向D1延伸的方式设置，作为配线BLI而发挥功能。

在金属配线层L1中的配线的上表面上，设置有接触插塞CP2。接触插塞CP2的上表面连接于金属配线层L2中的配线。

在以下的说明中，将半导体衬底40或半导体衬底40的上方的栅极电极G与金属配线层L0中的配线连接的接触插塞被统称为接触插塞CP0而进行说明。同样地，将金属配线层L0中的配线与金属配线层L1中的配线连接的接触插塞被统称为接触插塞CP1而进行说明，将金属配线层L1中的配线与金属配线层L2中的配线连接的接触插塞被统称为接触插塞CP2而进行说明。

此外，在存储单元部cel、晶体管Tr、金属配线层L0、L1及L2中的各配线、以及接触插塞CP0、CP1及CP2之间的区域，设置有(未图示的)层间绝缘体。

此外，在以下的说明中，关于所述第1实施方式的比较例的半导体存储装置，也使用与图9所示的符号相同的符号而进行说明。

图10是表示图7所示的第1实施方式的比较例的半导体存储装置中感测放大器单元SAU＜0＞～SAU＜15＞及总线cDBUS的布局的一个例子的图。此外，在图10中，为了容易参照附图，关于上文所示的第3方向D3上的各层的位置关系，未必正确地进行了图示。

在感测放大器模块所处区域，16个感测放大器单元SAU＜0＞～SAU＜15＞以沿着第1方向D1按照感测放大器单元SAU＜0＞、感测放大器单元SAU＜1＞、…、感测放大器单元SAU＜15＞的顺序相互比邻的方式依次设置。

在金属配线层L1中，沿着第1方向D1延伸的16条配线cBLI＜0＞～cBLI＜15＞以沿着第2方向D2按照配线cBLI＜0＞、配线cBLI＜1＞、…、配线cBLI＜15＞的顺序相互具有间隔地比邻的方式依次设置。16条配线cBLI＜0＞～cBLI＜15＞分别对应于图6中所图示的配线BLI。这里，配线cBLI＜k＞对应于感测放大器单元SAU＜k＞，k为0到15的整数中的任一者。16条配线cBLI＜0＞～cBLI＜15＞分别在金属配线层L1中，例如沿着第1方向D1，至少从感测放大器单元SAU＜0＞的上方的区域延伸到感测放大器单元SAU＜15＞的上方的区域。

在金属配线层L0中，设置有沿着第1方向D1延伸的总线cDBUS。总线cDBUS在金属配线层L0中，例如沿着第1方向D1，至少从感测放大器单元SAU＜0＞的上方的区域经过感测放大器单元SAU＜15＞的上方的区域而延伸。

配线cBLI＜0＞例如在感测放大器单元SAU＜0＞与配线cBLI＜0＞在第3方向D3上重叠的区域，经由将金属配线层L1中的配线与金属配线层L0中的配线连接的接触插塞CP1a、金属配线层L0中的配线、及将金属配线层L0中的配线与半导体衬底40(晶体管的源极/漏极区域)连接的接触插塞CP0a，连接于感测放大器单元SAU＜0＞。此外，在图10中，为了简洁起见，在经由接触插塞CP1a、金属配线层L0中的配线、及接触插塞CP0a的连接中，仅图示出了接触插塞CP1a。同样地，配线cBLI＜1＞～cBLI＜15＞分别也连接于感测放大器单元SAU＜1＞～SAU＜15＞中对应的感测放大器单元SAU。

感测放大器单元SAU＜0＞例如在感测放大器单元SAU＜0＞与总线cDBUS在第3方向D3上重叠的区域，经由将半导体衬底40与金属配线层L0中的配线连接的接触插塞CP0b，连接于总线cDBUS。此外，在图10中，为了简洁起见，未图示出接触插塞CP0b。同样地，感测放大器单元SAU＜1＞～SAU＜15＞分别也连接于总线cDBUS。

图11是表示图8所示的第1实施方式的半导体存储装置1中感测放大器单元SAU＜0＞～SAU＜15＞、以及总线DBUS0、DBUS1、DBUS2及DBUS3的布局的一个例子的图。此外，在图11中，为了容易参照附图，关于上文所示的第3方向D3上的各层的位置关系，未必正确地进行了图示。

在感测放大器模块12所处区域，16个感测放大器单元SAU＜0＞～SAU＜15＞以沿着第1方向D1按照感测放大器单元SAU＜0＞、感测放大器单元SAU＜1＞、…、感测放大器单元SAU＜15＞的顺序相互比邻的方式依次设置。

在金属配线层L1中，沿着第1方向D1延伸的16条配线BLI＜0＞～BLI＜15＞以沿着第2方向D2按照配线BLI＜0＞、配线BLI＜1＞、…、配线BLI＜15＞的顺序相互具有间隔地比邻的方式依次设置。16条配线BLI＜0＞～BLI＜15＞中的各配线BLI相当于图6中所图示的配线BLI。这里，配线BLI＜k＞对应于感测放大器单元SAU＜k＞，k为0到15的整数中的任一者。

配线BLI＜0＞～BLI＜2＞分别在金属配线层L1中，例如沿着第1方向D1，至少从感测放大器单元SAU＜0＞的上方的区域延伸到感测放大器单元SAU＜2＞的上方的区域。例如，配线BLI＜0＞～BLI＜2＞各自的朝向第1方向D1那侧的端面沿着第2方向D2排列，且在第1方向D1上相互位于同一位置。

配线BLI＜3＞～BLI＜6＞分别在金属配线层L1中，例如沿着第1方向D1，至少从感测放大器单元SAU＜0＞的上方的区域延伸到感测放大器单元SAU＜6＞的上方的区域。例如，配线BLI＜3＞～BLI＜6＞各自的朝向第1方向D1那侧的端面沿着第2方向D2排列，且在第1方向D1上相互位于同一位置。

配线BLI＜7＞～BLI＜10＞分别在金属配线层L1中，例如沿着第1方向D1，至少从感测放大器单元SAU＜0＞的上方的区域延伸到感测放大器单元SAU＜10＞的上方的区域。例如，配线BLI＜7＞～BLI＜10＞各自的朝向第1方向D1那侧的端面沿着第2方向D2排列，且在第1方向D1上相互位于同一位置。

配线BLI＜11＞～BLI＜14＞分别在金属配线层L1中，例如沿着第1方向D1，至少从感测放大器单元SAU＜0＞的上方的区域延伸到感测放大器单元SAU＜14＞的上方的区域。例如，配线BLI＜11＞～BLI＜14＞各自的朝向第1方向D1那侧的端面沿着第2方向D2排列，且在第1方向D1上相互位于同一位置。

配线BLI＜15＞在金属配线层L1中，例如沿着第1方向D1，至少从感测放大器单元SAU＜0＞的上方的区域延伸到感测放大器单元SAU＜15＞的上方的区域。

进而，在金属配线层L1中，沿着第1方向D1延伸的15条配线rBLI＜0＞～rBLI＜14＞以沿着第2方向D2按照配线rBLI＜0＞、配线rBLI＜1＞、…、配线rBLI＜14＞的顺序相互具有间隔地比邻的方式依次设置。这里，配线rBLI＜k＞对应于配线BLI＜k＞，k为0到14的整数中的任一者。

配线rBLI＜0＞～rBLI＜14＞分别以沿着第1方向D1与配线BLI＜0＞～BLI＜14＞中对应的配线BLI具有间隔地比邻的方式设置。例如，配线rBLI＜0＞～rBLI＜14＞各自的朝向与第1方向D1相反的方向那侧的端面和配线BLI＜0＞～BLI＜14＞中对应的配线BLI的朝向第1方向那侧的端面对向。

配线rBLI＜0＞～rBLI＜2＞分别在金属配线层L1中，例如沿着第1方向D1，至少从感测放大器单元SAU＜3＞的上方的区域延伸到感测放大器单元SAU＜15＞的上方的区域。例如，配线rBLI＜0＞～rBLI＜2＞各自的朝向与第1方向D1相反的方向那侧的端面沿着第2方向D2排列，且在第1方向D1上相互位于同一位置。

配线rBLI＜3＞～rBLI＜6＞分别在金属配线层L1中，例如沿着第1方向D1，至少从感测放大器单元SAU＜7＞的上方的区域延伸到感测放大器单元SAU＜15＞的上方的区域。例如，配线rBLI＜3＞～rBLI＜6＞各自的朝向与第1方向D1相反的方向那侧的端面沿着第2方向D2排列，且在第1方向D1上相互位于同一位置。

配线rBLI＜7＞～rBLI＜10＞分别在金属配线层L1中，例如沿着第1方向D1，至少从感测放大器单元SAU＜11＞的上方的区域延伸到感测放大器单元SAU＜15＞的上方的区域。例如，配线rBLI＜7＞～rBLI＜10＞各自的朝向与第1方向D1相反的方向那侧的端面沿着第2方向D2排列，且在第1方向D1上相互位于同一位置。

配线rBLI＜11＞～rBLI＜14＞分别在金属配线层L1中，例如沿着第1方向D1，至少在感测放大器单元SAU＜15＞的上方的区域延伸。例如，配线rBLI＜11＞～rBLI＜14＞各自的朝向与第1方向D1相反的方向那侧的端面沿着第2方向D2排列，且在第1方向D1上相互位于同一位置。

这里，配线BLI＜k＞及配线rBLI＜k＞例如对应于将图10中所图示的配线cBLI＜k＞沿着与第1方向D1垂直的面分断所得者，k为0到14的整数中的任一者。更具体来说，当k为0到2时，配线BLI＜k＞及配线rBLI＜k＞例如对应于将图10中所图示的配线cBLI＜k＞沿着图11中所图示的区域Cut0分断所得者。当k为3到6时，配线BLI＜k＞及配线rBLI＜k＞例如对应于将图10中所图示的配线cBLI＜k＞沿着图11中所图示的区域Cut1分断所得者。当k为7到10时，配线BLI＜k＞及配线rBLI＜k＞例如对应于将图10中所图示的配线cBLI＜k＞沿着图11中所图示的区域Cut2分断所得者。当k为11到14时，配线BLI＜k＞及配线rBLI＜k＞例如对应于将图10中所图示的配线cBLI＜k＞沿着图11中所图示的区域Cut3分断所得者。这时，例如，配线BLI＜k＞的宽度与配线rBLI＜k＞的宽度是相同的宽窄，k为0到14的整数中的任一者。这里，配线BLI＜k＞及配线rBLI＜k＞的宽度对应于配线BLI＜k＞及配线rBLI＜k＞的第2方向D2上的长度。此外，如上所述的配线BLI＜k＞及配线rBLI＜k＞的形成例如可通过光刻步骤及蚀刻来实现。

在金属配线层L0中，沿着第1方向D1延伸的总线DBUS0-1、DBUS1-1、DBUS2-1及DBUS3-1沿着第1方向D1具有间隔地依次设置。总线DBUS0-1中朝向第1方向D1那侧的端面和总线DBUS1-1中朝向与第1方向D1相反的方向那侧的端面对向。同样地，总线DBUS1-1中朝向第1方向D1那侧的端面和总线DBUS2-1中朝向与第1方向D1相反的方向那侧的端面对向。同样地，总线DBUS2-1中朝向第1方向D1那侧的端面和总线DBUS3-1中朝向与第1方向D1相反的方向那侧的端面对向。

总线DBUS0-1在金属配线层L0中，例如沿着第1方向D1，至少从感测放大器单元SAU＜0＞的上方的区域延伸到感测放大器单元SAU＜3＞的上方的区域且比配线rBLI＜0＞～rBLI＜2＞的朝向与第1方向相反的方向那侧的端面所处位置更靠第1方向D1侧的区域。

总线DBUS1-1在金属配线层L0中，例如沿着第1方向D1，至少从感测放大器单元SAU＜4＞的上方的区域延伸到感测放大器单元SAU＜7＞的上方的区域且比配线rBLI＜3＞～rBLI＜6＞的朝向与第1方向相反的方向那侧的端面所处位置更靠第1方向D1侧的区域。

总线DBUS2-1在金属配线层L0中，例如沿着第1方向D1，至少从感测放大器单元SAU＜8＞的上方的区域延伸到感测放大器单元SAU＜11＞的上方的区域且比配线rBLI＜7＞～rBLI＜10＞的朝向与第1方向相反的方向那侧的端面所处位置更靠第1方向D1侧的区域。

总线DBUS3-1在金属配线层L0中，例如沿着第1方向D1，至少从感测放大器单元SAU＜12＞的上方的区域延伸到感测放大器单元SAU＜15＞的上方的区域且比配线rBLI＜11＞～rBLI＜14＞的朝向与第1方向相反的方向那侧的端面所处位置更靠第1方向D1侧的区域。

这里，总线DBUS0-1、DBUS1-1、DBUS2-1及DBUS3-1例如对应于将图10中所图示的总线cDBUS沿着与第1方向D1垂直的面分断所得者。这时，例如，总线DBUS0-1、DBUS1-1、DBUS2-1及DBUS3-1各自的宽度互为相同的宽窄。这里，总线DBUS0-1、DBUS1-1、DBUS2-1及DBUS3-1的宽度对应于总线DBUS0-1、DBUS1-1、DBUS2-1及DBUS3-1的第2方向D2上的长度。

进而，在金属配线层L0中，设置有沿着第2方向D2延伸的配线ML0、ML1、ML2及ML3。

配线ML0在金属配线层L0中，例如沿着第2方向D2，至少从感测放大器单元SAU＜3＞与配线rBLI＜1＞在第3方向D3上重叠的区域延伸到总线DBUS0-1。此外，配线ML0也能以与总线DBUS0-1成为一体而形成曲轴形状的方式形成。

配线ML1在金属配线层L0中，例如沿着第2方向D2，至少从总线DBUS1-1延伸到感测放大器单元SAU＜7＞与配线rBLI＜5＞在第3方向D3上重叠的区域。此外，配线ML1也能以与总线DBUS1-1成为一体而形成曲轴形状的方式形成。

配线ML2在金属配线层L0中，例如沿着第2方向D2，至少从总线DBUS2-1延伸到感测放大器单元SAU＜11＞与配线rBLI＜9＞在第3方向D3上重叠的区域。此外，配线ML2也能以与总线DBUS2-1成为一体而形成曲轴形状的方式形成。

配线ML3在金属配线层L0中，例如沿着第2方向D2，至少从总线DBUS3-1延伸到感测放大器单元SAU＜15＞与配线rBLI＜13＞在第3方向D3上重叠的区域。此外，配线ML3也能以与总线DBUS3-1成为一体而形成曲轴形状的方式形成。

配线BLI＜0＞～BLI＜15＞例如分别与参照图10对配线cBLI＜0＞～cBLI＜15＞所作说明同样地，连接于感测放大器单元SAU＜0＞～SAU＜15＞中对应的感测放大器单元SAU。

感测放大器单元SAU＜0＞例如在感测放大器单元SAU＜0＞与总线DBUS0-1在第3方向D3上重叠的区域，经由将半导体衬底40与金属配线层L0中的配线连接的接触插塞CP0c，连接于总线DBUS0-1。此外，在图11中，为了简洁起见，未图示出接触插塞CP0c。同样地，感测放大器单元SAU＜1＞～SAU＜3＞分别也连接于总线DBUS0-1。

和上文中所说明的各感测放大器单元SAU＜0＞～SAU＜3＞与总线DBUS0-1之间的连接同样地，感测放大器单元SAU＜4＞～SAU＜7＞分别连接于总线DBUS1-1，感测放大器单元SAU＜8＞～SAU＜11＞分别连接于总线DBUS2-1，感测放大器单元SAU＜12＞～SAU＜15＞分别连接于总线DBUS3-1。

总线DBUS0-1连接于配线ML0，配线ML0例如在配线ML0与配线rBLI＜1＞在第3方向D3上重叠的区域，经由将金属配线层L0中的配线与金属配线层L1中的配线连接的接触插塞CP1b，连接于配线rBLI＜1＞。此外，在图11中，为了简洁起见，未图示出接触插塞CP1b。

和上文中所说明的从总线DBUS0-1经由配线ML0向配线rBLI＜1＞的连接同样地，总线DBUS1-1经由配线ML1连接于配线rBLI＜5＞，总线DBUS2-1经由配线ML2连接于配线rBLI＜9＞，总线DBUS3-1经由配线ML3连接于配线rBLI＜13＞。

以上所说明的总线DBUS0-1、配线ML0及配线rBLI＜1＞对应于图8所示的DBUS0。同样地，总线DBUS1-1、配线ML1及配线rBLI＜5＞对应于图8所示的DBUS1，总线DBUS2-1、配线ML2及配线rBLI＜9＞对应于图8所示的DBUS2，总线DBUS3-1、配线ML3及配线rBLI＜13＞对应于图8所示的DBUS3。

在上文中，关于感测放大器单元SAU＜0＞～SAU＜15＞、以及总线DBUS0、DBUS1、DBUS2及DBUS3的布局，列举一个例子详细地进行了说明。在感测放大器模块12中，能够如图11所示设置配线BLI＜0＞～BLI＜15＞及感测放大器单元SAU＜0＞～SAU＜15＞，从而能够实现如参照图11所作详细说明的连接关系。这里，在图11中所图示的布局中，例如，用于配线BLI＜k＞与感测放大器单元SAU＜k＞的连接的接触插塞CP1a以随着k从0到15变成较大的整数而朝向第2方向D2的方向的方式排列。此外，参照图11详细地进行了说明的布局只不过是一个例子，在感测放大器模块12中，也可形成与图11中所图示的布局未必一致的布局。例如，关于所述配线BLI＜0＞～BLI＜15＞、配线rBLI＜0＞～rBLI＜14＞、总线DBUS0-1～DBUS3-1及配线ML0～ML3的端面位置及延伸区域等也只不过是例示，并不限定于所述的情况。进而，在上文中，设定为配线ML0、ML1、ML2及ML3设置在金属配线层L0而进行了说明，但也可设定为配线ML0、ML1、ML2及ML3设置在其它层。

图12是用来比较第1实施方式的半导体存储装置1中金属配线层L0及L1中的配线的宽度的图。

在图12中，表示出了感测放大器模块12所处区域的金属配线层L0及L1中的配线的宽度、数据寄存器13所处区域的金属配线层L0及L1中的配线的宽度。如图所示，在感测放大器模块12所处区域，金属配线层L0中的配线的宽度宽于金属配线层L1中的配线的宽度。因此，第1实施方式的半导体存储装置1中，可在金属配线层L0中，将所述配线ML0～ML3以与总线DBUS0-1～DBUS3-1成为一体而形成曲轴形状的方式设置。另一方面，在数据寄存器13所处区域，金属配线层L0中的配线的宽度窄于金属配线层L1中的配线的宽度。

图13、图14及图15是表示图8所示的第1实施方式的半导体存储装置1中感测放大器单元SAU＜0＞～SAU＜15＞、以及总线DBUS0、DBUS1、DBUS2及DBUS3的布局的另一个例子的图。

在图11所示的布局的例子中，可将若干条配线作为屏蔽配线来使用。作为屏蔽配线而发挥功能的配线例如被电压产生电路23将电压固定。例如，与图11中所图示的配线rBLI＜1＞比邻的配线rBLI＜0＞及rBLI＜2＞可如图13所示，作为相对于配线rBLI＜1＞的屏蔽配线sBLI＜0＞及sBLI＜2＞来使用。

在图13中，表示出了相对于总线DBUS0中包含的配线rBLI＜1＞设置屏蔽配线的情况的例子，但本实施方式并不限定于此。例如，也可相对于作为传输数据的配线的配线rBLI＜1＞、rBLI＜5＞、rBLI＜9＞及rBLI＜13＞中的1条或多条，像这样设置屏蔽配线。例如，可在配线rBLI＜1＞与配线rBLI＜5＞之间、配线rBLI＜5＞与配线rBLI＜9＞之间、及配线rBLI＜9＞与配线rBLI＜13＞之间，分别设置至少1条屏蔽配线。也可在设置相对于某配线rBLI的屏蔽配线时，仅将与该配线比邻的2条配线中的一条作为屏蔽配线来使用。进而，作为屏蔽配线来使用的配线并不限定于这样的比邻的配线。

图14所示的布局的例子相当于在图11所示的布局的例子中，使用多条配线ML4将配线rBLI＜0＞～rBLI＜2＞并联连接的布局。

配线ML4例如在金属配线层L2中，以沿着第1方向D1具有间隔地排列的方式设置有多条，配线ML4例如分别沿着第2方向D2，从配线rBLI＜0＞的上方的区域延伸到配线rBLI＜2＞的上方的区域。配线ML4分别经由接触插塞CP2a连接于配线rBLI＜0＞～rBLI＜2＞。此外，在图14中，为了简洁起见，未图示出接触插塞CP2a。

在图14中，表示出了总线DBUS0中包含的配线rBLI＜1＞与比邻的配线rBLI并联连接的情况的例子，但本实施方式并不限定于此。例如，配线rBLI＜1＞、rBLI＜5＞、rBLI＜9＞及rBLI＜13＞中的1条或多条也可像这样，与比邻的配线rBLI并联连接。这样相互并联连接的配线rBLI的条数并不限定于为图14中所图示的3条的情况，例如也可为2条或4条这样的任意条数。

进而，关于配线rBLI＜1＞、rBLI＜5＞、rBLI＜9＞及rBLI＜13＞中的1条或多条，也可将参照图13所说明的屏蔽配线与参照图14所说明的并联连接组合起来使用。

在图15中，图示出了将图11中所图示的配线rBLI＜2＞作为相对于配线rBLI＜1＞的屏蔽配线sBLI＜2＞来使用，并将配线rBLI＜0＞并联连接于配线rBLI＜1＞的情况的例子。配线rBLI＜0＞与配线rBLI＜1＞使用多条配线ML5而并联连接。除了多条配线ML5例如分别沿着第2方向D2，从配线rBLI＜0＞的上方的区域延伸到配线rBLI＜1＞的上方的区域这一点以外，多条配线ML5与参照图14所说明的多条配线ML4相同。

图16是表示图7所示的第1实施方式的比较例的半导体存储装置中总线cDBUS及多个锁存电路XDL的布局的一个例子的图。

在数据寄存器所处区域，16个锁存电路XDL＜0＞～XDL＜15＞以沿着第1方向D1按照锁存电路XDL＜0＞、锁存电路XDL＜1＞、…、锁存电路XDL＜15＞的顺序相互比邻的方式依次设置。

图10中所图示的总线cDBUS在经过感测放大器单元SAU＜15＞的上方的区域后，如图16所示，在金属配线层L1中，沿着第1方向D1，至少从锁存电路XDL＜0＞的上方的区域延伸到锁存电路XDL＜15＞的上方的区域。

总线cDBUS例如在锁存电路XDL＜0＞与总线cDBUS在第3方向D3上重叠的区域，经由将金属配线层L1中的配线与金属配线层L0中的配线连接的接触插塞CP1c、金属配线层L0中的配线、及将金属配线层L0中的配线与半导体衬底40连接的接触插塞CP0d，连接于锁存电路XDL＜0＞。此外，在图16中，为了简洁起见，在经由接触插塞CP1c、金属配线层L0中的配线、及接触插塞CP0d的连接中，仅图示出了接触插塞CP1c。同样地，总线cDBUS分别连接于锁存电路XDL＜1＞～XDL＜15＞。

图17是表示图8所示的第1实施方式的半导体存储装置1中总线DBUS及多个锁存电路XDL的布局的一个例子的图。

在数据寄存器13所处区域，16个锁存电路XDL＜0＞～XDL＜15＞以沿着第1方向D1按照锁存电路XDL＜0＞、锁存电路XDL＜1＞、…、锁存电路XDL＜15＞的顺序相互比邻的方式依次设置。

图11中所图示的配线rBLI＜1＞在经过感测放大器单元SAU＜15＞的上方的区域后，如图17所示，在金属配线层L1中，沿着第1方向D1，至少从锁存电路XDL＜0＞的上方的区域延伸到锁存电路XDL＜3＞的上方的区域。

图11中所图示的配线rBLI＜5＞在经过感测放大器单元SAU＜15＞的上方的区域后，如图17所示，在金属配线层L1中，沿着第1方向D1，至少从锁存电路XDL＜0＞的上方的区域延伸到锁存电路XDL＜7＞的上方的区域。

图11中所图示的配线rBLI＜9＞在经过感测放大器单元SAU＜15＞的上方的区域后，如图17所示，在金属配线层L1中，沿着第1方向D1，至少从锁存电路XDL＜0＞的上方的区域延伸到锁存电路XDL＜11＞的上方的区域。

图11中所图示的配线rBLI＜13＞在经过感测放大器单元SAU＜15＞的上方的区域后，如图17所示，在金属配线层L1中，沿着第1方向D1，至少从锁存电路XDL＜0＞的上方的区域延伸到锁存电路XDL＜15＞的上方的区域。

配线rBLI＜1＞例如在锁存电路XDL＜0＞与配线rBLI＜1＞在第3方向D3上重叠的区域，经由将金属配线层L1中的配线与金属配线层L0中的配线连接的接触插塞CP1d、金属配线层L0中的配线、及将金属配线层L0中的配线与半导体衬底40连接的接触插塞CP0e，连接于锁存电路XDL＜0＞。此外，在图17中，为了简洁起见，在经由接触插塞CP1d、金属配线层L0中的配线、及接触插塞CP0e的连接中，仅图示出了接触插塞CP1d。同样地，配线rBLI＜1＞分别连接于锁存电路XDL＜1＞～XDL＜3＞。

同样地，配线rBLI＜5＞连接于锁存电路XDL＜4＞～XDL＜7＞，配线rBLI＜9＞连接于锁存电路XDL＜8＞～XDL＜11＞，配线rBLI＜13＞连接于锁存电路XDL＜12＞～XDL＜15＞。

[动作例]

其次，对第1实施方式的半导体存储装置1中使用所述总线DBUS0～DBUS3的数据传输动作详细地进行说明。以下，列举图6所示的锁存电路SDL与锁存电路XDL之间的数据传输动作为例详细地进行说明，关于感测放大器单元SAU中其它锁存电路与锁存电路XDL之间的数据传输动作，也同样如此。

图18是从图6中所图示的电路构成图提取和锁存电路SDL与锁存电路XDL之间的数据传输动作相关联的电路构成所得的电路构成图。此外，在图18中，表示出了图6中省略的例如作为n通道MOS晶体管的晶体管13b。晶体管13b的第1端子连接于(未图示的)电压源，晶体管13b的第2端子连接于总线DBUS。对晶体管13b的栅极施加控制信号DPC。

图18中所图示的锁存电路SDL包含锁存部SLU。锁存部SLU对应于与图6中所图示的节点LAT_S及INV_S连接的变流器12m及12n。如图所示，锁存部SLU具有与图6中所图示的节点LAT_S对应的正转数据端子S，且具有与图6中所图示的节点INV_S对应的反转数据端子SN。

图18中所图示的锁存电路XDL包含例如作为n通道MOS晶体管的晶体管13a、及锁存部XLU。锁存部XLU例如与锁存部SLU同样地，具有将一输入与另一输出连接的2个变流器电路，且具有与所述正转数据端子S对应的正转数据端子X、及与所述反转数据端子SN对应的反转数据端子XN。晶体管13a的第1端子连接于总线DBUS，晶体管13a的第2端子连接于反转数据端子XN。对晶体管13a的栅极施加控制信号XTI。

当控制信号LPC为H电平时，晶体管12q成为接通状态，总线LBUS得到预充电。另外，当控制信号DPC为H电平时，晶体管13b成为接通状态，总线DBUS得到预充电。

当控制信号STL为H电平时，晶体管12p成为接通状态，能够进行锁存电路SDL的正转数据端子S与总线LBUS之间的数据传输。另外，当控制信号STI为H电平时，晶体管12o成为接通状态，能够进行锁存电路SDL的反转数据端子SN与总线LBUS之间的数据传输。

当控制信号DSW为H电平时，晶体管12r成为接通状态，能够进行总线LBUS与总线DBUS之间的数据传输。当控制信号XTI为H电平时，晶体管13a成为接通状态，能够进行总线DBUS与反转数据端子XN之间的数据传输。

以上所说明的控制信号DPC及XTI例如也由序列发生器21产生。

图19是表示从锁存电路XDL到锁存电路SDL的数据传输动作中的各种控制信号的电压及对各种电路构成要素施加的电压的时间变化的一个例子的时序图。对锁存电路SDL的数据写入在正转数据端子S及反转数据端子SN均可进行。例如，在对正转数据端子S进行数据写入的情况下，将正转数据端子S预先设定为H电平，在对反转数据端子SN进行数据写入的情况下，将反转数据端子SN预先设定为H电平。在图19中，作为对反转数据端子SN的数据写入，表示出了在与H电平对应的数据的传输后进行与L电平对应的数据的传输的情况的例子。

首先，对与H电平对应的数据的传输动作进行说明。

通过在时刻t1使控制信号DPC成为H电平，总线DBUS被预充电而成为H电平。然后，通过在时刻t2使控制信号XTI成为H电平，与锁存电路XDL的反转数据端子XN为H电平相应地，总线DBUS维持H电平。

另一方面，通过在时刻t1使控制信号LPC成为H电平，总线LBUS被预充电而成为H电平。然后，通过在时刻t2使控制信号DSW成为H电平，与总线DBUS为H电平相应地，总线LBUS维持H电平。

另外，通过在时刻t2使控制信号STI成为H电平，与总线LBUS为H电平相应地，锁存电路SDL的反转数据端子SN维持预先设定的H电平。

其次，对与L电平对应的数据的传输动作进行说明。

通过在时刻t11使控制信号DPC成为H电平，总线DBUS被预充电而成为H电平。然后，通过在时刻t12使控制信号XTI成为H电平，与锁存电路XDL的反转数据端子XN为L电平相应地，总线DBUS从H电平变成L电平。

另一方面，通过在时刻t11使控制信号LPC成为H电平，总线LBUS被预充电而成为H电平。然后，通过在时刻t12使控制信号DSW成为H电平，与通过所述控制信号XTI的控制而传输数据的总线DBUS为L电平相应地，总线LBUS从H电平变成L电平。

另外，通过在时刻t12使控制信号STI成为H电平，与总线LBUS为L电平相应地，锁存电路SDL的反转数据端子SN从预先设定的H电平变成L电平。

通过像这样控制控制信号DPC、XTI、LPC、DSW及STI的电压，锁存电路XDL的反转数据端子XN中保存的数据被传输到锁存电路SDL的反转数据端子SN。

图20是表示从锁存电路SDL到锁存电路XDL的数据传输动作中的各种控制信号的电压及对各种电路构成要素施加的电压的时间变化的一个例子的时序图。对锁存电路XDL的数据写入在正转数据端子X及反转数据端子XN均可进行。例如，在对正转数据端子X进行数据写入的情况下，将正转数据端子X预先设定为H电平，在对反转数据端子XN进行数据写入的情况下，将反转数据端子XN预先设定为H电平。在图20中，作为对反转数据端子XN的数据写入，表示出了在与H电平对应的数据的传输后进行与L电平对应的数据的传输的情况的例子。另外，这里，表示出了锁存电路SDL中保存的数据从反转数据端子SN输出的情况的例子。

首先，对与H电平对应的数据的传输动作进行说明。

通过在时刻t21使控制信号LPC成为H电平，总线LBUS被预充电而成为H电平。然后，通过在时刻t22使控制信号STI成为H电平，与锁存电路SDL的反转数据端子SN为H电平相应地，总线LBUS维持H电平。

其次，通过在时刻t23使控制信号DPC成为H电平，总线DBUS被预充电而成为H电平。然后，通过在时刻t24使控制信号DSW成为H电平，与总线LBUS为H电平相应地，总线DBUS维持H电平。

另外，通过在时刻t24使控制信号XTI成为H电平，与总线DBUS为H电平相应地，锁存电路XDL的反转数据端子XN维持预先设定的H电平。

其次，对与L电平对应的数据的传输动作进行说明。

通过在时刻t31使控制信号LPC成为H电平，总线LBUS被预充电而成为H电平。然后，通过在时刻t32使控制信号STI成为H电平，与锁存电路SDL的反转数据端子SN为L电平相应地，总线LBUS从H电平变成L电平。

其次，通过在时刻t33使控制信号DPC成为H电平，总线DBUS被预充电而成为H电平。然后，通过在时刻t34使控制信号DSW成为H电平，与总线LBUS为L电平相应地，总线DBUS从H电平变成L电平。

另外，通过在时刻t34使控制信号XTI成为H电平，与总线DBUS为L电平相应地，锁存电路XDL的反转数据端子XN从预先设定的H电平变成L电平。

通过像这样控制控制信号LPC、STI、DPC、DSW及XTI的电压，锁存电路SDL的反转数据端子SN中保存的数据被传输到锁存电路XDL的反转数据端子XN。

图21是表示图7所示的第1实施方式的比较例的半导体存储装置中从16个感测放大器单元SAU到16个锁存电路XDL的数据传输动作的一个例子的电流波形图。该波形图例如是通过计测包含所述半导体存储装置的芯片的消耗电流而获得的。此外，关于从16个锁存电路XDL到16个感测放大器单元SAU的数据传输动作，也能够获得相同的波形图。关于图22到图24，也同样如此。

如图7所示，在第1实施方式的比较例的半导体存储装置中，16个感测放大器单元SAU＜0＞～SAU＜15＞分别经由同一条总线cDBUS连接于锁存电路XDL＜0＞～XDL＜15＞中对应的锁存电路XDL。因此，在进行从16个感测放大器单元SAU＜0＞～SAU＜15＞各者到16个锁存电路XDL＜0＞～XDL＜15＞中对应的锁存电路XDL的数据传输动作的情况下，从各感测放大器单元SAU的数据传输动作是相互错开时间而执行的。也就是说，每个感测放大器单元SAU的数据传输动作依次执行16次。在图21所示的波形图中，存在16个峰值，各峰值对应于从各感测放大器单元SAU的数据传输。

图22是表示图8所示的第1实施方式的半导体存储装置1中从16个感测放大器单元SAU到16个锁存电路XDL的数据传输动作的一个例子的电流波形图。该波形图例如是通过计测包含半导体存储装置1的芯片的消耗电流而获得的。此外，在图22所示的电流波形图中，纵轴的比例尺未必与图21所示的电流波形图一致。

如图8所示，在第1实施方式的半导体存储装置1中，4个感测放大器单元SAU＜0＞～SAU＜3＞分别经由同一条总线DBUS0连接于4个锁存电路XDL＜0＞～XDL＜3＞中对应的锁存电路XDL。4个感测放大器单元SAU＜4＞～SAU＜7＞分别经由同一条总线DBUS1连接于4个锁存电路XDL＜4＞～XDL＜7＞中对应的锁存电路XDL。4个感测放大器单元SAU＜8＞～SAU＜11＞分别经由同一条总线DBUS2连接于4个锁存电路XDL＜8＞～XDL＜11＞中对应的锁存电路XDL。4个感测放大器单元SAU＜12＞～SAU＜15＞分别经由同一条总线DBUS3连接于4个锁存电路XDL＜12＞～XDL＜15＞中对应的锁存电路XDL。

因此，关于各总线DBUS0、DBUS1、DBUS2及DBUS3，在进行从连接于该总线的4个感测放大器单元SAU各者到对应的锁存电路XDL的数据传输动作的情况下，从各感测放大器单元SAU的数据传输动作是相互错开时间而执行的。也就是说，关于各总线DBUS0、DBUS1、DBUS2及DBUS3，每个感测放大器单元SAU的数据传输动作依次执行4次。

在图22所示的波形图中，存在4个峰值。例如，4个峰值中的第1个峰值对应于经由各总线DBUS0、DBUS1、DBUS2及DBUS3从最初的感测放大器单元SAU的数据传输。4个峰值中的第2个峰值对应于经由各总线DBUS0、DBUS1、DBUS2及DBUS3从第2个感测放大器单元SAU的数据传输。4个峰值中的第3个峰值对应于经由各总线DBUS0、DBUS1、DBUS2及DBUS3从第3个感测放大器单元SAU的数据传输。4个峰值中的第4个峰值对应于经由各总线DBUS0、DBUS1、DBUS2及DBUS3从第4个感测放大器单元SAU的数据传输。

[效果]

在所述第1实施方式的比较例的半导体存储装置中，如参照图10及图16所作说明，16个感测放大器单元SAU＜0＞～SAU＜15＞共通连接于1条总线cDBUS，这1条总线cDBUS上共通连接着与感测放大器单元SAU＜0＞～SAU＜15＞各自1对1地对应的16个锁存电路XDL＜0＞～XDL＜15＞。也就是说，16个感测放大器单元SAU＜0＞～SAU＜15＞分别经由同一条总线cDBUS连接于对应的锁存电路XDL。一般来说，在推进半导体存储装置的微细化的情况下，会采用像这样使更多的感测放大器单元SAU及锁存电路XDL经由同一条总线而连接的构成。该总线例如被用作数据传输路径，更多的感测放大器单元SAU及锁存电路XDL共享数据传输路径。

因此，所述比较例的半导体存储装置中，例如在进行从16个感测放大器单元SAU＜0＞～SAU＜15＞各者到16个锁存电路XDL＜0＞～XDL＜15＞中对应的锁存电路XDL的数据传输动作的情况下，如参照图21所作说明，从各感测放大器单元SAU的数据传输动作是相互错开时间而执行的。也就是说，每个感测放大器单元SAU的数据传输动作依次执行16次。在这种数据传输动作中，从最初的感测放大器单元SAU开始数据传输起到最后的感测放大器单元SAU完成数据传输为止的时间随着将同一条总线用作数据传输路径的感测放大器单元SAU的个数变多而变长。

另一方面，在第1实施方式的半导体存储装置1中，少于16个例如4个感测放大器单元SAU＜0＞～SAU＜3＞共通连接于1条总线DBUS0，这1条总线DBUS0上共通连接着与感测放大器单元SAU＜0＞～SAU＜3＞各自1对1地对应的4个锁存电路XDL＜0＞～XDL＜3＞。也就是说，4个感测放大器单元SAU＜0＞～SAU＜3＞分别经由同一条总线DBUS0连接于对应的锁存电路XDL。同样地，4个感测放大器单元SAU＜4＞～SAU＜7＞分别经由同一条总线DBUS1连接于对应的锁存电路XDL。同样地，4个感测放大器单元SAU＜8＞～SAU＜11＞分别经由同一条总线DBUS2连接于对应的锁存电路XDL。同样地，4个感测放大器单元SAU＜12＞～SAU＜15＞分别经由同一条总线DBUS3连接于对应的锁存电路XDL。

这样一来，在第1实施方式的半导体存储装置1中，将同一条总线用作数据传输路径的感测放大器单元SAU的个数比所述第1实施方式的比较例的半导体存储装置少。而且，在第1实施方式的半导体存储装置1中，16个感测放大器单元SAU＜0＞～SAU＜15＞与16个锁存电路XDL＜0＞～XDL＜15＞之间的数据传输能够通过4条总线DBUS0～DBUS3而并行执行。也就是说，关于各总线DBUS0～DBUS3，每个感测放大器单元SAU的数据传输动作依次执行4次。这意味着，与所述第1实施方式的比较例的半导体存储装置相比，数据传输动作4倍高速化。因此，根据第1实施方式的半导体存储装置1，能够使感测放大器模块12与数据寄存器13之间的数据传输动作高速化。

进而，在第1实施方式的半导体存储装置1中，如参照图14所作说明，例如与总线DBUS0对应的配线rBLI＜1＞可通过设置配线ML4，而与比邻的配线rBLI并联连接。通过这种并联连接，能够降低降低总线DBUS0的电阻值。通过像这样降低总线DBUS0～DBUS3的电阻值，在第1实施方式的半导体存储装置1中，能够使所述数据传输动作进一步高速化。

另外，第1实施方式的半导体存储装置1中，例如在通过连接于LBUS的逻辑运算电路，进行经由作为所述数据传输路径的总线的运算的情况下，能够使经由LBUS与运算电路之间的数据传输的速度比第1实施方式的比较例的半导体存储装置更高速化。

这里，所述第1实施方式的比较例的半导体存储装置中的总线cDBUS如参照图10所作说明，在感测放大器模块所处区域，设置在金属配线层L0中。另一方面，第1实施方式的半导体存储装置1中的总线DBUS0～DBUS3如参照图11所作说明，在感测放大器模块12所处区域，除了设置在金属配线层L0中以外，还设置在金属配线层L1中。例如，总线DBUS0对应于图11中所图示的金属配线层L0中的总线DBUS0-1及配线ML0、以及金属配线层L1中的配线rBLI＜1＞。同样地，总线DBUS1对应于图11中所图示的金属配线层L0中的总线DBUS1-1及配线ML1、以及金属配线层L1中的配线rBLI＜5＞。同样地，总线DBUS2对应于图11中所图示的金属配线层L0中的总线DBUS2-1及配线ML2、以及金属配线层L1中的配线rBLI＜9＞。同样地，总线DBUS3对应于图11中所图示的金属配线层L0中的总线DBUS3-1及配线ML3、以及金属配线层L1中的配线rBLI＜13＞。

如参照图11所作说明，配线rBLI＜1＞、rBLI＜5＞、rBLI＜9＞及rBLI＜13＞例如可通过将金属配线层L1中的配线分断而形成。这种配线rBLI＜1＞、rBLI＜5＞、rBLI＜9＞及rBLI＜13＞的形成例如也可如参照图11所作说明，通过将金属配线层L1中的配线以一次多条而非一次1条的方式分断来实现。另一方面，总线DBUS0-1、DBUS1-1、DBUS2-1及DBUS3-1例如可通过将金属配线层L0中的配线分断而形成。进而，配线ML0例如能以在金属配线层L0中与总线DBUS0-1成为一体而形成曲轴形状的方式形成。同样地，配线ML1能以与总线DBUS1-1成为一体而形成曲轴形状的方式形成，配线ML2能以与总线DBUS2-1成为一体而形成曲轴形状的方式形成，配线ML3能以与总线DBUS3-1成为一体而形成曲轴形状的方式形成。这种在金属配线层L0中的配线ML0、ML1、ML2及ML3的形成可如参照图12所作说明，通过在感测放大器模块12所处区域，使金属配线层L0中的配线的宽度宽于金属配线层L1中的配线的宽度来实现。

通过利用像这样形成的配线及总线，在第1实施方式的半导体存储装置1中，能够设置所述总线DBUS0、DBUS1、DBUS2及DBUS3。这样一来，在第1实施方式的半导体存储装置1中，例如能够缓和在推进半导体存储装置的微细化的情况下产生的各配线层的制约。

[变化例]

在上文中，对16个感测放大器单元SAU＜0＞～SAU＜15＞和与该感测放大器单元SAU＜0＞～SAU＜15＞各自1对1地对应的16个锁存电路XDL＜0＞～XDL＜15＞之间的连接关系详细地进行了说明。然而，本实施方式的半导体存储装置1中的感测放大器单元SAU＜0＞～SAU＜15＞与锁存电路XDL＜0＞～XDL＜15＞之间的连接关系并不限定于所述关系。

以下，图示出了表示第1实施方式的第1变化例及第2变化例的半导体存储装置1中从16个感测放大器单元SAU到16个锁存电路XDL的数据传输动作的一个例子的电流波形图。此外，在以下所示的电流波形图中，纵轴的比例尺未必与图21或图22所示的电流波形图一致。

进而，以下，图示出了第1实施方式的第3变化例的半导体存储装置1中感测放大器单元SAU＜0＞～SAU＜15＞、以及总线DBUS0、DBUS1、DBUS2及DBUS3的布局的一个例子。

(1)第1变化例

图23是表示第1实施方式的第1变化例的半导体存储装置1中从16个感测放大器单元SAU到16个锁存电路XDL的数据传输动作的一个例子的电流波形图。

在第1变化例中，例如，8个感测放大器单元SAU＜0＞～＜7＞分别经由同一条总线mDBUS0连接于8个锁存电路XDL＜0＞～XDL＜7＞中对应的锁存电路XDL。8个感测放大器单元SAU＜8＞～SAU＜15＞分别经由同一条总线mDBUS1连接于8个锁存电路XDL＜8＞～XDL＜15＞中对应的锁存电路XDL。

因此，关于各总线mDBUS0及mDBUS1，在进行从连接于该总线的8个感测放大器单元SAU各者到对应的锁存电路XDL的数据传输动作的情况下，从各感测放大器单元SAU的数据传输动作是相互错开时间而执行的。也就是说，关于各总线mDBUS0及mDBUS1，每个感测放大器单元SAU的数据传输动作依次执行8次。

在图23所示的波形图中，存在8个峰值。例如，8个峰值中的第1个峰值对应于经由各总线mDBUS0及mDBUS1从最初的感测放大器单元SAU的数据传输。8个峰值中的第2个峰值对应于经由各总线mDBUS0及mDBUS1从第2个感测放大器单元SAU的数据传输。以下，同样如此。

(2)第2变化例

图24是表示第1实施方式的第2变化例的半导体存储装置中从16个感测放大器单元SAU到16个锁存电路XDL的数据传输动作的一个例子的电流波形图。

在第2变化例中，例如，6个感测放大器单元SAU＜0＞～＜5＞分别经由同一条总线mDBUS2连接于6个锁存电路XDL＜0＞～XDL＜5＞中对应的锁存电路XDL。5个感测放大器单元SAU＜6＞～SAU＜10＞分别经由同一条总线mDBUS3连接于5个锁存电路XDL＜6＞～XDL＜10＞中对应的锁存电路XDL。5个感测放大器单元SAU＜11＞～SAU＜15＞分别经由同一条总线mDBUS4连接于5个锁存电路XDL＜11＞～XDL＜15＞中对应的锁存电路XDL。

因此，关于各总线mDBUS2、mDBUS3及mDBUS4，在进行从连接于该总线的多个感测放大器单元SAU各者到对应的锁存电路XDL的数据传输动作的情况下，从各感测放大器单元SAU的数据传输动作是相互错开时间而执行的。也就是说，关于总线mDBUS2，每个感测放大器单元SAU的数据传输动作依次执行6次，关于各总线mDBUS3及mDBUS4，每个感测放大器单元SAU的数据传输动作依次执行5次。

在图24所示的波形图中，存在6个峰值。第6个峰值的大小为第1个到第5个峰值的大小的约三分之一的大小。例如，第1个峰值对应于经由各总线mDBUS2、mDBUS3及mDBUS4从最初的感测放大器单元SAU的数据传输。第2个峰值对应于经由各总线mDBUS2、mDBUS3及mDBUS4从第2个感测放大器单元SAU的数据传输。以下，到第5个峰值为止均同样如此。第6个峰值对应于经由总线mDBUS2从第6个感测放大器单元SAU的数据传输。

(3)第3变化例

图25是表示第1实施方式的第3变化例的半导体存储装置1中感测放大器单元SAU＜0＞～SAU＜15＞、以及总线DBUS0、DBUS1、DBUS2及DBUS3的布局的一个例子的图。以下，以与图11中所图示的布局不同的点为中心进行说明。

在图25的例子中，除了代替图11中所图示的配线BLI＜11＞～BLI＜15＞及配线rBLI＜11＞～rBLI＜14＞而设置了配线mBLI＜11＞～mBLI＜15＞，代替图11中所图示的总线DBUS3-1而设置了总线mDBUS3-1，以及未设置图11中所图示的配线ML3这些点以外，其它与图11的例子相同。这里，配线mBLI＜k＞对应于感测放大器单元SAU＜k＞，k为11到15的整数中的任一者。

配线mBLI＜11＞～mBLI＜15＞除了分别在金属配线层L1中，例如沿着第1方向D1，至少从感测放大器单元SAU＜0＞的上方的区域延伸到感测放大器单元SAU＜15＞的上方的区域这一点以外，其它与参照图11所说明的各配线BLI＜11＞～BLI＜15＞相同。

总线mDBUS3-1除了在金属配线层L0中，例如沿着第1方向D1，至少从感测放大器单元SAU＜12＞的上方的区域经过感测放大器单元SAU＜15＞的上方的区域而延伸这一点以外，其它与参照图11所说明的总线DBUS3-1相同。

配线mBLI＜11＞～mBLI＜15＞分别与参照图11对配线BLI＜11＞～BLI＜15＞所作说明同样地，连接于感测放大器单元SAU＜11＞～SAU＜15＞中对应的感测放大器单元SAU。

与参照图11所作说明同样地，感测放大器单元SAU＜11＞连接于总线DBUS2-1，总线DBUS2-1经由配线ML2连接于配线rBLI＜9＞。

感测放大器单元SAU＜12＞～SAU＜15＞分别和参照图11所说明的与总线DBUS3-1的连接同样地，连接于总线mDBUS3-1。总线mDBUS3-1对应于图8所示的DBUS3。

总线mDBUS3-1与参照图16所说明的总线cDBUS同样地，经过感测放大器单元SAU＜15＞的上方的区域后，在金属配线层L1中，沿着第1方向D1，至少从锁存电路XDL＜0＞的上方的区域延伸到锁存电路XDL＜15＞的上方的区域。总线mDBUS3-1与参照图16对总线cDBUS所作说明同样地，连接于各锁存电路XDL＜12＞～XDL＜15＞。

在上文中，对代替图11中所图示的配线BLI＜11＞～BLI＜15＞及配线rBLI＜11＞～rBLI＜14＞而设置了配线mBLI＜11＞～mBLI＜15＞的情况进行了说明。然而，也可不设置配线mBLI＜11＞～mBLI＜15＞而设置配线BLI＜11＞～BLI＜15＞及配线rBLI＜11＞～rBLI＜14＞。在该情况下，配线BLI＜11＞～BLI＜15＞分别与参照图11所作说明同样地，连接于感测放大器单元SAU＜11＞～SAU＜15＞中对应的感测放大器单元SAU。

＜其它实施方式＞

在本说明书中，“连接”是指电连接，不排除例如中间介置着其它元件的情况。

另外，本说明书中所使用的例如“感测放大器模块”、“感测放大器单元”、“感测放大器电路”及“数据寄存器”等名称及以包含于其中的方式进行说明的构成要素的组合只不过是为了方便对实施方式进行说明。

在上文中，对若干个实施方式进行了说明，这些实施方式是作为例子而提出的，并非意图限定发明的范围。这些新颖的实施方式可采用其它各种方式来实施，且可在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

[符号的说明]

1 半导体存储装置

11 存储单元阵列

12 感测放大器模块

13 数据寄存器

14 列解码器

15 行解码器

16 输入输出电路

17 状态寄存器

18 地址寄存器

19 指令寄存器

20 逻辑控制电路

21 序列发生器

22 待命/忙碌控制电路

23 电压产生电路

3 存储器控制器

31 主机接口单元

32 中央处理器

33 随机存取存储器

34 只读存储器

35 存储器接口单元

4 存储器系统

5 主机装置

BLK 块

SU 串单元

NS NAND串

CU 单元组集

BL 位线

WL 字线

SGD、SGS 选择栅极线

SL 源极线

MT 存储单元晶体管

ST 选择晶体管

40 半导体衬底

41、42、49、LI 导电体

43 存储柱

44 半导体

45 隧道绝缘层

46 电荷储存层

47 块绝缘层

48 接触插塞

SAU 感测放大器单元

SAC 感测放大器电路

121 预充电电路

122 总线开关

12a～12j、12o～12r、13a、13b n通道MOS晶体管

12k p通道MOS晶体管

12l 电容器元件

12m、12n 变流器

SCOM、INV_S、SEN、LAT_S 节点

SDL、UDL、LDL、XDL 锁存电路

SLU、XLU 锁存部

S、X 正转数据端子

SN、XN 反转数据端子

BLI、cBLI、rBLI、mBLI、ML0、ML1、ML2、ML3、ML4、ML5 配线

sBLI 屏蔽配线

LBUS、DBUS、cDBUS、DBUS0、DBUS1、DBUS2、DBUS3、DBUS0-1、DBUS1-1、DBUS2-1、DBUS3-1、mDBUS3-1 总线

cel 存储单元部

Tr 晶体管

S/D 源极区域或漏极区域

G 栅极电极

L0、L1、L2 金属配线层

CP0、CP1、CP1a、CP1c、CP1d、CP2 接触插塞

Cut0、Cut1、Cut2、Cut3 区域

Claims (16)

1.一种半导体存储装置，具备：

第1存储单元；

第1配线，连接于所述第1存储单元，在第1配线层中沿着第1方向延伸；

第1感测放大器，连接于所述第1配线；

第2配线，连接于所述第1感测放大器，在所述第1配线层中沿着所述第1方向延伸；

第2配线层中的第3配线；及

第1锁存电路，连接于所述第2配线；且

所述第1配线中朝向所述第1方向那侧的端面和所述第2配线中朝向与所述第1方向相反的方向那侧的端面对向；

所述第3配线连接于所述第1感测放大器与所述第2配线，且与所述第1配线层在积层方向上位于不同位置。

2.根据权利要求1所述的半导体存储装置，其中

所述第3配线沿着所述第1方向延伸，且

所述半导体存储装置还具备第4配线，所述第4配线连接于所述第3配线与所述第2配线，在所述第2配线层中沿着与所述第1方向相交的第2方向延伸。

3.根据权利要求1所述的半导体存储装置，其中

所述第3配线的宽度宽于所述第1配线的宽度。

4.根据权利要求1所述的半导体存储装置，其中

所述第1配线的宽度与所述第2配线的宽度是相同的宽窄。

5.根据权利要求1所述的半导体存储装置，还具备相对于所述第2配线的屏蔽配线。

6.根据权利要求1所述的半导体存储装置，还具备并联连接于所述第2配线的配线。

7.根据权利要求6所述的半导体存储装置，还具备相对于所述第2配线的屏蔽配线。

8.根据权利要求1所述的半导体存储装置，还具备：

第4感测放大器；

第9配线，连接于所述第4感测放大器，在所述第2配线层中沿着所述第1方向延伸；及

第4锁存电路，连接于所述第9配线；且

所述第3配线沿着所述第1方向延伸，

所述第3配线中朝向所述第1方向那侧的端面和所述第9配线中朝向与所述第1方向相反的方向那侧的端面对向。

9.根据权利要求2所述的半导体存储装置，还具备：

第5感测放大器；

第10配线，连接于所述第5感测放大器，在所述第2配线层中沿着所述第1方向延伸；及

第5锁存电路，以不经由在所述第2配线层中沿着所述第2方向延伸的配线的方式连接于所述第10配线。

10.一种半导体存储装置，具备：

第1存储单元；

第1配线，连接于所述第1存储单元，在第1配线层中沿着第1方向延伸；

第1感测放大器，连接于所述第1配线；

第2配线，连接于所述第1感测放大器，在所述第1配线层中沿着所述第1方向延伸；

第1锁存电路，连接于所述第2配线；

第2存储单元；

第5配线，连接于所述第2存储单元，在所述第1配线层中沿着所述第1方向延伸；

第2感测放大器，连接于所述第5配线；

第2锁存电路，经由所述第2配线连接于所述第2感测放大器；及

第2配线层中的第3配线；且

所述第3配线连接于所述第1感测放大器、所述第2感测放大器及所述第2配线，且与所述第1配线层在积层方向上位于不同位置；

所述第1配线中朝向所述第1方向那侧的端面和所述第2配线中朝向与所述第1方向相反的方向那侧的端面对向。

11.根据权利要求10所述的半导体存储装置，其中

所述第5配线中朝向所述第1方向那侧的端面与所述第1配线中朝向所述第1方向那侧的端面在所述第1方向上位于同一位置。

12.根据权利要求10所述的半导体存储装置，还具备在所述第1配线层中沿着所述第1方向延伸的第6配线，且

所述第5配线中朝向所述第1方向那侧的端面和所述第6配线中朝向与所述第1方向相反的方向那侧的端面对向，

所述第6配线是屏蔽配线。

13.根据权利要求12所述的半导体存储装置，其中

所述第6配线中朝向与所述第1方向相反的方向那侧的端面和所述第2配线中朝向与所述第1方向相反的方向那侧的端面在所述第1方向上位于同一位置。

14.根据权利要求10所述的半导体存储装置，还具备在所述第1配线层中沿着所述第1方向延伸的第6配线，且

所述第5配线中朝向所述第1方向那侧的端面和所述第6配线中朝向与所述第1方向相反的方向那侧的端面对向，

所述第2配线与所述第6配线并联连接。

15.根据权利要求14所述的半导体存储装置，其中

所述第6配线中朝向与所述第1方向相反的方向那侧的端面和所述第2配线中朝向与所述第1方向相反的方向那侧的端面在所述第1方向上位于同一位置。

16.根据权利要求14所述的半导体存储装置，还具备：

第3存储单元；

第7配线，连接于所述第3存储单元，在所述第1配线层中沿着所述第1方向延伸；

第3感测放大器，连接于所述第7配线；

第3锁存电路，经由所述第2配线连接于所述第3感测放大器；及

第8配线，在所述第1配线层中沿着所述第1方向延伸；且

所述第7配线中朝向所述第1方向那侧的端面和所述第8配线中朝向与所述第1方向相反的方向那侧的端面对向，

所述第8配线是屏蔽配线。