TW202034312A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種能高速動作之半導體記憶裝置。  實施形態之半導體記憶裝置1具備：第1記憶單元；配線BLI＜1＞，其連接於上述第1記憶單元，於金屬配線層L1中沿著第1方向D1延伸；感測放大器單元SAU＜1＞，其連接於上述配線BLI＜1＞；配線rBLI＜1＞，其連接於上述感測放大器單元SAU＜1＞，於上述金屬配線層L1中沿著上述第1方向延伸；及鎖存電路XDL＜1＞，其連接於上述配線rBLI＜1＞；且上述配線BLI＜1＞中朝向上述第1方向一側之端面和上述配線rBLI＜1＞中朝向與上述第1方向相反之方向一側之端面對向。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知有NAND(Not And，反及)型快閃記憶體。
實施形態提供一種能高速動作之半導體記憶裝置。
實施形態之半導體記憶裝置包含：第1記憶單元；第1配線，其連接於上述第1記憶單元，於第1配線層中沿著第1方向延伸；第1感測放大器，其連接於上述第1配線；第2配線，其連接於上述第1感測放大器，於上述第1配線層中沿著上述第1方向延伸；及第1鎖存電路，其連接於上述第2配線；且上述第1配線中朝向上述第1方向一側之端面和上述第2配線中朝向與上述第1方向相反之方向一側之端面對向。
以下，參照圖式對實施形態進行說明。圖式係模式性者。再者，於以下之說明中，對於具有大致相同之功能及構成之構成要素，標註相同之符號。構成參照符號之文字之後之數字、及構成參照符號之數字之後之文字係用以區分藉由含有相同之文字及數字之參照符號加以參照且具有相同構成之要素彼此。於不需要相互區分利用含有相同之文字及數字之參照符號加以表示之要素之情形時，該等要素藉由僅含相同之文字及數字之參照符號加以參照。
＜第1實施形態＞  以下，對第1實施形態之半導體記憶裝置1進行說明。
[構成例]  (1)記憶體系統  圖1係表示包含第1實施形態之半導體記憶裝置1之記憶體系統4的構成之一例之方塊圖。
如圖1所示，記憶體系統4包含半導體記憶裝置1及記憶體控制器3，由主機裝置5控制。記憶體系統4例如為SSD(solid state drive，固態驅動器)或SDTM 卡等。
半導體記憶裝置1由記憶體控制器3控制。記憶體控制器3自主機裝置5接收命令，基於接收到之命令控制半導體記憶裝置1。
記憶體控制器3包含主機介面單元31、CPU(central processing unit，中央處理單元)32、RAM(random access memory，隨機存取記憶體)33、ROM(read only memory，唯讀記憶體)34及記憶體介面單元35。記憶體控制器3例如構成為SoC(System-on-a-chip，片上系統)。
ROM34儲存韌體(程式)。RAM33能保持該韌體，作為CPU32之作業區域而使用。RAM33進而臨時保持資料，作為緩衝器及快取記憶體而發揮功能。藉由CPU32執行儲存於ROM34中且已下載至RAM33上之韌體，記憶體控制器3執行包括下述讀出動作及寫入動作等在內之各種動作、以及主機介面單元31及記憶體介面單元35之一部分功能。
主機介面單元31經由匯流排連接於主機裝置5，負責記憶體控制器3與主機裝置5之間之通信。記憶體介面單元35連接於半導體記憶裝置1，負責記憶體控制器3與半導體記憶裝置1之間之通信。  (2)半導體記憶裝置之構成  圖2係表示第1實施形態之半導體記憶裝置1之構成之一例的方塊圖。再者，於圖2中，用箭頭線圖示出了各塊間之一部分連接，但塊間之連接並不限定於圖示之情形。
如圖2所示，半導體記憶裝置1包含記憶單元陣列11、感測放大器模組12、資料暫存器13、行解碼器14、列解碼器15、輸入輸出電路16、狀態暫存器17、位址暫存器18、指令暫存器19、邏輯控制電路20、序列發生器21、就緒/忙碌控制電路22及電壓產生電路23。
記憶單元陣列11包含複數個塊BLK(BLK0、BLK1、…、BLK(L－1))(L為2以上之整數)。塊BLK包含與位元線及字元線建立了關聯之複數個非揮發性記憶單元，例如成為資料之抹除單位。於半導體記憶裝置1中，執行將寫入資料WD記憶至記憶單元陣列11之寫入動作、自記憶單元陣列11讀出讀出資料RD之讀出動作等各種動作。
輸入輸出電路16控制與記憶體控制器3之信號DQ之輸入輸出。信號DQ包括指令CMD、資料DAT、位址資訊ADD及狀態資訊STS等。指令CMD例如包含用以執行來自主機裝置5之命令之命令。資料DAT包含寫入資料WD或讀出資料RD。位址資訊ADD例如包含列位址RA及行位址CA。狀態資訊STS例如包含與寫入動作及讀出動作中之半導體記憶裝置1之狀態相關之資訊。
更具體而言，輸入輸出電路16具備輸入電路及輸出電路，輸入電路及輸出電路進行下文所述之處理。輸入電路自記憶體控制器3，接收寫入資料WD、位址資訊ADD及指令CMD。輸入電路將接收到之寫入資料WD傳輸至資料暫存器13，將接收到之位址資訊ADD傳輸至位址暫存器18，將接收到之指令CMD傳輸至指令暫存器19。另一方面，輸出電路自狀態暫存器17接收狀態資訊STS，自資料暫存器13接收讀出資料RD。輸出電路將接收到之狀態資訊STS及讀出資料RD發送至記憶體控制器3。此處，輸入輸出電路16與資料暫存器13經由資料匯流排而連接。資料匯流排例如包含與信號DQ0～DQ7對應之8條資料線IO0～IO7。再者，資料線IO之條數可任意設定，而並不限定於8條，例如亦可為16條或32條。
狀態暫存器17保持狀態資訊STS，並將該狀態資訊STS基於序列發生器21之指示傳輸至輸入輸出電路16。
位址暫存器18保持自輸入輸出電路16傳輸之位址資訊ADD。位址暫存器18將位址資訊ADD中之行位址CA傳輸至行解碼器14，將位址資訊ADD中之列位址RA傳輸至列解碼器15。
指令暫存器19保持自輸入輸出電路16傳輸之指令CMD，並將指令CMD傳輸至序列發生器21。
邏輯控制電路20自記憶體控制器3，例如接收晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫賦能信號WEn、讀賦能信號REn及寫保護信號WPn。邏輯控制電路20基於接收到之信號，控制輸入輸出電路16及序列發生器21。
晶片賦能信號CEn係用以使半導體記憶裝置1啟動之信號。指令鎖存賦能信號CLE係用以通知輸入輸出電路16輸入至半導體記憶裝置1之信號DQ0～DQ7為指令CMD之信號。位址鎖存賦能信號ALE係用以通知輸入輸出電路16輸入至半導體記憶裝置1之信號DQ0～DQ7為位址資訊ADD之信號。寫賦能信號WEn及讀賦能信號REn分別係用以對輸入輸出電路16例如命令信號DQ0～DQ7之輸入及輸出之信號。寫保護信號WPn係用以指示半導體記憶裝置1禁止資料之寫入及抹除之信號。
序列發生器21基於指令暫存器19中保持之指令CMD，控制半導體記憶裝置1整體之動作。例如，序列發生器21控制感測放大器模組12、資料暫存器13、行解碼器14、列解碼器15及電壓產生電路23等，執行寫入動作及讀出動作等。
就緒/忙碌控制電路22按照序列發生器21進行之控制，產生就緒/忙碌信號R/Bn，並將所產生之就緒/忙碌信號R/Bn發送至記憶體控制器3。就緒/忙碌信號R/Bn係用以通知半導體記憶裝置1此是處於受理來自記憶體控制器之命令之就緒狀態下還是處於不受理命令之忙碌狀態下之信號。
電壓產生電路23基於序列發生器21進行之控制，產生用於寫入動作及讀出動作等之電壓，並將所產生之電壓供給至記憶單元陣列11、感測放大器模組12及列解碼器15等。例如，電壓產生電路23將於讀出及寫入等動作中對字元線WL施加之各種電壓供給至列解碼器15。
感測放大器模組12感測自記憶單元陣列11讀出之資料，產生讀出資料RD，並將所產生之讀出資料RD傳輸至資料暫存器13。又，感測放大器模組12自資料暫存器13接收寫入資料WD，並將接收到之寫入資料WD傳輸至記憶單元陣列11。
資料暫存器13包含複數個鎖存電路。鎖存電路保持寫入資料WD及讀出資料RD。資料暫存器13臨時保持自輸入輸出電路16接收到之寫入資料WD，並將其傳輸至感測放大器模組12。資料暫存器13臨時保持自感測放大器模組12接收到之讀出資料RD，並將其傳輸至輸入輸出電路16。
行解碼器14例如於寫入動作或讀出動作時，將自位址暫存器18接收到之行位址CA解碼。行解碼器14基於該解碼之結果，選擇資料暫存器13中之鎖存電路。
列解碼器15自位址暫存器18接收列位址RA，並將接收到之列位址RA解碼。列解碼器15基於該解碼之結果，選擇執行讀出動作及寫入動作等各種動作之對象塊BLK，進而選擇串單元SU。列解碼器15能對所選擇之塊BLK傳輸自電壓產生電路23供給之電壓。
(3)NAND型快閃記憶體之記憶單元陣列  圖3係將記憶單元陣列11中包含之複數個塊BLK中之1個塊BLK的電路構成之一例作為圖2所示之記憶單元陣列11的電路構成之一例而予以表示之圖。例如，記憶單元陣列11中包含之複數個塊BLK分別具有圖3所示之電路構成。
如圖3所示，塊BLK例如包含4個串單元SU0～SU3。各串單元SU包含複數個NAND串NS。複數個NAND串NS分別與位元線BL0～BLm(m為1以上之整數)中之某位元線BL配對，例如包含記憶單元電晶體MT0～MT7、以及選擇電晶體ST1及ST2。記憶單元電晶體MT包含控制閘極及電荷儲存層，非揮發地記憶資料。選擇電晶體ST1及ST2分別用於各種動作時之包含該選擇電晶體ST1及ST2之NAND串NS之選擇。
複數個NAND串NS各自之選擇電晶體ST1之汲極連接於上述對應之位元線BL。於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間，串聯連接有記憶單元電晶體MT0～MT7。選擇電晶體ST2之源極連接於源極線SL。
於同一塊BLK中包含之複數個NAND串NS之間，各NAND串NS中包含之記憶單元電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7中對應之字元線WL。各串單元SU0～SU3中包含之複數個NAND串NS之選擇電晶體ST1之閘極(控制閘極)分別共通連接於與各串單元SU對應之選擇閘極線SGD0～SGD3。於同一塊BLK中包含之複數個NAND串NS之間，各NAND串NS中包含之選擇電晶體ST2之閘極分別共通連接於選擇閘極線SGS。
各位元線BL於複數個串單元SU間共通連接於對應之NAND串NS之選擇電晶體ST1之汲極。源極線SL於複數個串單元SU間共用。
於1個串單元SU內連接於共通之字元線WL之複數個記憶單元電晶體MT之集合例如被稱為單元組集CU。例如，於單元組集CU內之記憶單元電晶體MT分別保持1位元資料之情形時，將相當於該單元組集CU之記憶容量之資料例如稱為「1頁資料」。
以上對記憶單元陣列11之電路構成進行了說明，但記憶單元陣列11之電路構成並不限定於上述構成。例如，可將各塊BLK所包含之串單元SU之個數設計成任意個數。又，可將各NAND串NS所包含之記憶單元電晶體MT、以及選擇電晶體ST1及ST2分別設計成任意個數。字元線WL、以及選擇閘極線SGD及SGS之條數分別係基於NAND串NS中之記憶單元電晶體MT、以及選擇電晶體ST1及ST2之個數而變更。
圖4係表示第1實施形態之半導體記憶裝置1中之記憶單元陣列11的截面構造之一部分之一例之剖視圖。再者，於圖4之例中，省略了層間絕緣體。
導電體41、42及49、記憶柱43以及接觸插塞48構成記憶單元陣列11之構造之一部分。
半導體記憶裝置1包含半導體基板40。此處，將與半導體基板40之面平行且例如相互正交之2個方向定義為第1方向D1及第2方向D2，將與半導體基板40之面例如正交且形成記憶單元陣列11之方向定義為第3方向D3。又，於以下之說明中，將第3方向D3之方向設為上方，將與第3方向D3相反之方向設為下方而進行說明，但該表述只不過是為了方便起見，例如與重力之方向無關。
於半導體基板40之上方，隔著絕緣體設置有導電體41。導電體41作為源極線SL而發揮功能。於導電體41之上方，10層導電體42隔著絕緣體依序積層於各導電體間。10層導電體42作為選擇閘極線SGS、字元線WL0～WL7及選擇閘極線SGD而發揮功能。
於10層導電體42中，設置有記憶柱43。記憶柱43例如沿著D3方向延伸。於記憶柱43中，柱狀之半導體44之側面上依序設置有隧道絕緣層45、電荷儲存層46及阻擋絕緣層47。半導體44之下端抵達導電體41。記憶柱43中與1個導電體42相交之部分作為1個記憶單元電晶體MT、1個選擇電晶體ST1或1個選擇電晶體ST2而發揮功能。半導體44作為NAND串NS之電流路徑而發揮功能，成為形成各記憶單元電晶體MT之通道之區域。半導體44之上端經由接觸插塞48連接於導電體49。導電體49沿著第1方向D1延伸，作為位元線BL而發揮功能。又，於導電體41上，設置有導電體LI。導電體LI沿著第2方向D2延伸，作為源極線接點而發揮功能。導電體LI沿著第2方向D2例如具有線形形狀。於2個導電體LI之間，例如配置有1個串單元SU。
(4)感測放大器及資料暫存器  圖5係表示第1實施形態之半導體記憶裝置1中之感測放大器模組12及資料暫存器13之構成之一例的方塊圖。
如圖5所示，感測放大器模組12包含複數個感測放大器單元SAU，資料暫存器13包含複數個鎖存電路XDL。
於感測放大器模組12中，感測放大器單元SAU例如針對每條位元線BL分別設置。例如，針對每16條位元線BL之組合，分別設置16個感測放大器單元SAU＜0＞～SAU＜15＞。各感測放大器單元SAU感測讀出至對應之位元線BL之資料，並向對應之位元線BL傳輸寫入資料。
於資料暫存器13中，鎖存電路XDL針對每個感測放大器單元SAU分別設置。例如，針對上述16個感測放大器單元SAU＜0＞～SAU＜15＞每組，分別設置與該感測放大器單元SAU＜0＞～SAU＜15＞各自1對1地對應之16個鎖存電路XDL＜0＞～XDL＜15＞。再者，於圖5中，16個鎖存電路XDL＜0＞～XDL＜15＞被表示為鎖存電路XDL＜15：0＞。各鎖存電路XDL連接於對應之感測放大器單元SAU。各鎖存電路XDL經由對應之感測放大器單元SAU與1條位元線BL配對，臨時保持與對應之位元線BL相關聯之資料。又，16個鎖存電路XDL＜0＞～XDL＜15＞分別連接於上述複數條資料線IO中對應之資料線IO。鎖存電路XDL經由與對應之感測放大器單元SAU之連接及資料線IO，能於該感測放大器單元SAU與輸入輸出電路16之間收發資料。即，例如自記憶體控制器3等接收到之資料首先經由資料線IO保持至資料暫存器13中之鎖存電路XDL，然後再經由鎖存電路XDL與感測放大器單元SAU之間之連接，傳輸至感測放大器模組12中之感測放大器單元SAU。反之亦然，感測放大器單元SAU中之資料傳輸並保持至鎖存電路XDL，於經由資料線IO傳輸至輸入輸出電路16後，輸出至半導體記憶裝置1之外部。
圖6係表示第1實施形態之半導體記憶裝置1中之感測放大器模組12的電路構成之一部分之一例之圖。以下，對感測放大器模組12中之某感測放大器單元SAU之電路構成詳細地進行說明。
如圖6所示，於感測放大器模組12中，針對每個感測放大器單元SAU，分別設置高耐壓n通道MOS(Metal Oxide Semiconductor，金氧半導體)電晶體12a。1個感測放大器單元SAU包含感測放大器電路SAC、3個鎖存電路SDL、UDL及LDL、預充電電路121以及匯流排開關122。再者，感測放大器單元SAU中包含之鎖存電路之個數可設計成任意個數，而並不限定於3個。例如，感測放大器單元SAU中包含之鎖存電路之個數係基於各記憶單元電晶體MT所保持之資料之位元數而設計。
電晶體12a之第1端子連接於感測放大器模組12中之配線BLI，電晶體12a之第2端子連接於對應之位元線BL。對電晶體12a之閘極施加控制信號BLS。控制信號BLS例如由序列發生器21產生。
於感測放大器單元SAU中，感測放大器電路SAC、3個鎖存電路SDL、UDL及LDL、以及預充電電路121經由匯流排LBUS而連接。
感測放大器電路SAC感測讀出至上述對應之位元線BL之資料，並對上述對應之位元線BL根據寫入資料而施加電壓。即，感測放大器電路SAC係直接控制位元線BL之模組。
感測放大器電路SAC包含n通道MOS電晶體12b～12j、p通道MOS電晶體12k及電容器元件12l。
電晶體12b之第1端子連接於配線BLI，電晶體12b之第2端子連接於節點SCOM。對電晶體12b之閘極施加控制信號BLC。藉由電晶體12b，能將上述對應之位元線BL箝位於與控制信號BLC相應之電位。
電晶體12c之第1端子連接於配線BLI，對電晶體12c之第2端子施加電壓VLSA。對電晶體12c之閘極施加控制信號NLO。電晶體12d之第1端子連接於節點SCOM，電晶體12d之第2端子連接於電晶體12k之第1端子。對電晶體12d之閘極施加控制信號BLX。對電晶體12k之第2端子施加電源電壓VHSA，電晶體12k之閘極連接於下述節點INV_S。電晶體12e之第1端子連接於節點SCOM，電晶體12e之第2端子連接於節點SEN。對電晶體12e之閘極施加控制信號XXL。電容器元件12l之第1電極連接於節點SEN，對電容器元件12l之第2電極輸入時脈信號CLK。對電晶體12f之第1端子輸入時脈信號CLK，電晶體12f之第2端子連接於電晶體12g之第1端子。電晶體12f之閘極連接於節點SEN。電晶體12g之第2端子連接於匯流排LBUS，對電晶體12g之閘極施加控制信號STB。
電晶體12h之第1端子連接於節點SEN，電晶體12h之第2端子連接於匯流排LBUS。對電晶體12h之閘極施加控制信號BLQ。電晶體12i之第1端子連接於節點SEN，電晶體12i之第2端子連接於電晶體12j之第1端子。對電晶體12i之閘極施加控制信號LSL。電晶體12j之第2端子接地，電晶體12j之閘極連接於匯流排LBUS。
以上所說明之控制信號BLC、NLO、BLX、XXL、STB、BLQ及LSL例如由序列發生器21產生。
鎖存電路SDL、UDL及LDL臨時保持資料。於寫入資料時，感測放大器電路SAC根據此等3個鎖存電路中例如鎖存電路SDL之保持資料，控制位元線BL。其他鎖存電路UDL及LDL用以執行各個記憶單元電晶體保持2位元以上資料之多值動作等。
鎖存電路SDL例如包含變流器12m及12n、以及n通道MOS電晶體12o及12p。變流器12m之輸入端子連接於節點LAT_S，變流器12m之輸出端子連接於節點INV_S。變流器12n之輸入端子連接於節點INV_S，變流器12n之輸出端子連接於節點LAT_S。電晶體12o之第1端子連接於節點INV_S，電晶體12o之第2端子連接於匯流排LBUS。對電晶體12o之閘極施加控制信號STI。電晶體12p之第1端子連接於節點LAT_S，電晶體12p之第2端子連接於匯流排LBUS。對電晶體12p之閘極施加控制信號STL。例如，節點LAT_S及INV_S根據由鎖存電路SDL保持之資料，具有低(L)位準或高(H)位準。例如，節點LAT_S中保持之資料相當於鎖存電路SDL中保持之資料，節點INV_S中保持之資料相當於節點LAT_S中保持之資料之反轉資料。
鎖存電路UDL及LDL例如具有與鎖存電路SDL相同之電路構成，因此省略說明。如此，於各感測放大器單元SAU中，感測放大器電路SAC、以及鎖存電路SDL、UDL及LDL以能相互收發資料之方式藉由匯流排LBUS而連接。
預充電電路121能將匯流排LBUS預充電。預充電電路121例如包含n通道MOS電晶體12q。電晶體12q之第1端子連接於匯流排LBUS，對電晶體12q之第2端子施加電壓VHLB。對電晶體12q之閘極施加控制信號LPC。預充電電路121藉由對匯流排LBUS傳輸電壓VHLB，而將匯流排LBUS預充電。
匯流排開關122將匯流排LBUS與匯流排DBUS連接。匯流排開關122例如包含n通道MOS電晶體12r。電晶體12r之第1端子連接於匯流排LBUS，電晶體12r之第2端子連接於匯流排DBUS。對電晶體12r之閘極施加控制信號DSW。
以上所說明之控制信號STI、STL、LPC及DSW例如由序列發生器21產生。
匯流排DBUS連接於資料暫存器13中之對應之鎖存電路XDL。例如自記憶體控制器3等發送之資料DAT首先保持至鎖存電路XDL，然後再經由匯流排DBUS及LBUS傳輸至鎖存電路SDL、LDL及UDL中之任一者。反之亦然。再者，鎖存電路XDL之構成與上述鎖存電路SDL大致相同，因此省略說明。
再者，上文中詳細地進行了說明之感測放大器模組12之電路構成只不過是一例，作為感測放大器模組12，可應用各種構成。
其次，一邊參照圖7及圖8，一邊對參照圖5所說明之16個感測放大器單元SAU＜0＞～SAU＜15＞和與該感測放大器單元SAU＜0＞～SAU＜15＞各自1對1地對應之16個鎖存電路XDL＜0＞～XDL＜15＞之間之連接關係進行說明。關於在圖5中有所圖示但於圖7及圖8中未予圖示之其他感測放大器單元SAU＜0＞～SAU＜15＞及鎖存電路XDL＜0＞～XDL＜15＞之組合，亦適用相同之連接關係。
圖7係表示第1實施形態之比較例之半導體記憶裝置中複數個感測放大器單元SAU與複數個鎖存電路XDL之間之連接關係之一例的圖。
於圖7之例中，16個感測放大器單元SAU＜0＞～SAU＜15＞共通連接於1條匯流排cDBUS。進而，該1條匯流排cDBUS上共通連接有上述16個鎖存電路XDL＜0＞～XDL＜15＞。如此，如參照圖5所作說明，能使各感測放大器單元SAU與對應於該感測放大器單元SAU之鎖存電路XDL連接。再者，匯流排cDBUS例如對應於圖6中所圖示之匯流排DBUS。
圖8係表示第1實施形態之半導體記憶裝置1中複數個感測放大器單元SAU與複數個鎖存電路XDL之間之連接關係之一例的圖。
於圖8之例中，4個感測放大器單元SAU與4個鎖存電路XDL共通連接於1條匯流排DBUS。具體而言如下所述。
4個感測放大器單元SAU＜0＞～SAU＜3＞共通連接於1條匯流排DBUS0。匯流排DBUS0上共通連接有與感測放大器單元SAU＜0＞～SAU＜3＞各自1對1地對應之4個鎖存電路XDL＜0＞～XDL＜3＞。同樣地，4個感測放大器單元SAU＜4＞～SAU＜7＞共通連接於1條匯流排DBUS1，匯流排DBUS1上共通連接有與感測放大器單元SAU＜4＞～SAU＜7＞各自1對1地對應之4個鎖存電路XDL＜4＞～XDL＜7＞。同樣地，4個感測放大器單元SAU＜8＞～SAU＜11＞共通連接於1條匯流排DBUS2，匯流排DBUS2上共通連接有與感測放大器單元SAU＜8＞～SAU＜11＞各自1對1地對應之4個鎖存電路XDL＜8＞～XDL＜11＞。同樣地，4個感測放大器單元SAU＜12＞～SAU＜15＞共通連接於1條匯流排DBUS3，匯流排DBUS3上共通連接有與感測放大器單元SAU＜12＞～SAU＜15＞各自1對1地對應之4個鎖存電路XDL＜12＞～XDL＜15＞。如此，如參照圖5所作說明，能使各感測放大器單元SAU與對應於該感測放大器單元SAU之鎖存電路XDL連接。再者，匯流排DBUS0～DBUS3例如相當於圖6中所圖示之匯流排DBUS。
其次，對圖7及圖8分別所表示出之感測放大器單元SAU＜0＞～SAU＜15＞、匯流排cDBUS、或DBUS0、1、2及3、以及鎖存電路XDL＜0＞～XDL＜15＞之連接用構造進行說明。首先，對第1實施形態之半導體記憶裝置1及第1實施形態之比較例之半導體記憶裝置中之金屬配線層之位置關係進行說明。
圖9係表示第1實施形態之半導體記憶裝置1之截面構造之一例的圖。以下，對第1實施形態之半導體記憶裝置1之截面構造進行說明，但第1實施形態之比較例之半導體記憶裝置亦具有與參照圖9所說明之截面構造相同之構造。
與參照圖4所作說明同樣地，於半導體基板40之上方，設置有具備與圖4所示之記憶柱43等同或相同之構造之記憶單元部cel。於半導體基板40之上表面上，設置有電晶體Tr。電晶體Tr例如為周邊電路元件，例如為感測放大器單元SAU中之電晶體。電晶體Tr包含：閘極電極G，其隔著閘極絕緣體設置於半導體基板40之上表面上；及1對源極區域或汲極區域S/D，其等設置於半導體基板40之表面，彼此隔著閘極絕緣體下方之區域。
於電晶體Tr之閘極電極G及源極區域或汲極區域S/D上，設置有接觸插塞CP0。各接觸插塞CP0之上表面連接於設置於記憶單元部cel上方之金屬配線層L0中之配線。金屬配線層L0中之某配線例如以沿著第1方向D1延伸之方式設置，作為匯流排DBUS而發揮功能。
於金屬配線層L0中之配線之上表面上，設置有接觸插塞CP1。接觸插塞CP1之上表面連接於金屬配線層L1中之配線。金屬配線層L1中之某配線例如以沿著第1方向D1延伸之方式設置，作為配線BLI而發揮功能。
於金屬配線層L1中之配線之上表面上，設置有接觸插塞CP2。接觸插塞CP2之上表面連接於金屬配線層L2中之配線。
於以下之說明中，將半導體基板40或半導體基板40之上方之閘極電極G與金屬配線層L0中之配線連接之接觸插塞被統稱為接觸插塞CP0而進行說明。同樣地，將金屬配線層L0中之配線與金屬配線層L1中之配線連接之接觸插塞被統稱為接觸插塞CP1而進行說明，將金屬配線層L1中之配線與金屬配線層L2中之配線連接之接觸插塞被統稱為接觸插塞CP2而進行說明。
再者，於記憶單元部cel、電晶體Tr、金屬配線層L0、L1及L2中之各配線、以及接觸插塞CP0、CP1及CP2之間之區域，設置有(未圖示之)層間絕緣體。
再者，於以下之說明中，關於上述第1實施形態之比較例之半導體記憶裝置，亦使用與圖9所示之符號相同之符號而進行說明。
圖10係表示圖7所示之第1實施形態之比較例之半導體記憶裝置中感測放大器單元SAU＜0＞～SAU＜15＞及匯流排cDBUS之佈局之一例之圖。再者，於圖10中，為了容易參照圖式，關於上文所示之第3方向D3上之各層之位置關係，未必正確地進行了圖示。
於感測放大器模組所處區域，16個感測放大器單元SAU＜0＞～SAU＜15＞以沿著第1方向D1按照感測放大器單元SAU＜0＞、感測放大器單元SAU＜1＞、…、感測放大器單元SAU＜15＞之順序相互比鄰之方式依序設置。
於金屬配線層L1中，沿著第1方向D1延伸之16條配線cBLI＜0＞～cBLI＜15＞以沿著第2方向D2按照配線cBLI＜0＞、配線cBLI＜1＞、…、配線cBLI＜15＞之順序相互具有間隔地比鄰之方式依序設置。16條配線cBLI＜0＞～cBLI＜15＞分別對應於圖6中所圖示之配線BLI。此處，配線cBLI＜k＞對應於感測放大器單元SAU＜k＞，k為0至15之整數中之任一者。16條配線cBLI＜0＞～cBLI＜15＞分別於金屬配線層L1中，例如沿著第1方向D1，至少自感測放大器單元SAU＜0＞之上方之區域延伸至感測放大器單元SAU＜15＞之上方之區域。
於金屬配線層L0中，設置有沿著第1方向D1延伸之匯流排cDBUS。匯流排cDBUS於金屬配線層L0中，例如沿著第1方向D1，至少自感測放大器單元SAU＜0＞之上方之區域經過感測放大器單元SAU＜15＞之上方之區域而延伸。
配線cBLI＜0＞例如於感測放大器單元SAU＜0＞與配線cBLI＜0＞在第3方向D3上重疊之區域，經由將金屬配線層L1中之配線與金屬配線層L0中之配線連接之接觸插塞CP1a、金屬配線層L0中之配線、及將金屬配線層L0中之配線與半導體基板40(電晶體之源極/汲極區域)連接之接觸插塞CP0a，連接於感測放大器單元SAU＜0＞。再者，於圖10中，為了簡潔起見，在經由接觸插塞CP1a、金屬配線層L0中之配線、及接觸插塞CP0a之連接中，僅圖示出了接觸插塞CP1a。同樣地，配線cBLI＜1＞～cBLI＜15＞分別亦連接於感測放大器單元SAU＜1＞～SAU＜15＞中對應之感測放大器單元SAU。
感測放大器單元SAU＜0＞例如於感測放大器單元SAU＜0＞與匯流排cDBUS在第3方向D3上重疊之區域，經由將半導體基板40與金屬配線層L0中之配線連接之接觸插塞CP0b，連接於匯流排cDBUS。再者，於圖10中，為了簡潔起見，未圖示出接觸插塞CP0b。同樣地，感測放大器單元SAU＜1＞～SAU＜15＞分別亦連接於匯流排cDBUS。
圖11係表示圖8所示之第1實施形態之半導體記憶裝置1中感測放大器單元SAU＜0＞～SAU＜15＞、以及匯流排DBUS0、DBUS1、DBUS2及DBUS3之佈局之一例之圖。再者，於圖11中，為了容易參照圖式，關於上文所示之第3方向D3上之各層之位置關係，未必正確地進行了圖示。
於感測放大器模組12所處區域，16個感測放大器單元SAU＜0＞～SAU＜15＞以沿著第1方向D1按照感測放大器單元SAU＜0＞、感測放大器單元SAU＜1＞、…、感測放大器單元SAU＜15＞之順序相互比鄰之方式依序設置。
於金屬配線層L1中，沿著第1方向D1延伸之16條配線BLI＜0＞～BLI＜15＞以沿著第2方向D2按照配線BLI＜0＞、配線BLI＜1＞、…、配線BLI＜15＞之順序相互具有間隔地比鄰之方式依序設置。16條配線BLI＜0＞～BLI＜15＞中之各配線BLI相當於圖6中所圖示之配線BLI。此處，配線BLI＜k＞對應於感測放大器單元SAU＜k＞，k為0至15之整數中之任一者。
配線BLI＜0＞～BLI＜2＞分別於金屬配線層L1中，例如沿著第1方向D1，至少自感測放大器單元SAU＜0＞之上方之區域延伸至感測放大器單元SAU＜2＞之上方之區域。例如，配線BLI＜0＞～BLI＜2＞各自之朝向第1方向D1一側之端面沿著第2方向D2排列，且在第1方向D1上相互位於同一位置。
配線BLI＜3＞～BLI＜6＞分別於金屬配線層L1中，例如沿著第1方向D1，至少自感測放大器單元SAU＜0＞之上方之區域延伸至感測放大器單元SAU＜6＞之上方之區域。例如，配線BLI＜3＞～BLI＜6＞各自之朝向第1方向D1一側之端面沿著第2方向D2排列，且在第1方向D1上相互位於同一位置。
配線BLI＜7＞～BLI＜10＞分別於金屬配線層L1中，例如沿著第1方向D1，至少自感測放大器單元SAU＜0＞之上方之區域延伸至感測放大器單元SAU＜10＞之上方之區域。例如，配線BLI＜7＞～BLI＜10＞各自之朝向第1方向D1一側之端面沿著第2方向D2排列，且在第1方向D1上相互位於同一位置。
配線BLI＜11＞～BLI＜14＞分別於金屬配線層L1中，例如沿著第1方向D1，至少自感測放大器單元SAU＜0＞之上方之區域延伸至感測放大器單元SAU＜14＞之上方之區域。例如，配線BLI＜11＞～BLI＜14＞各自之朝向第1方向D1一側之端面沿著第2方向D2排列，且在第1方向D1上相互位於同一位置。
配線BLI＜15＞於金屬配線層L1中，例如沿著第1方向D1，至少自感測放大器單元SAU＜0＞之上方之區域延伸至感測放大器單元SAU＜15＞之上方之區域。
進而，於金屬配線層L1中，沿著第1方向D1延伸之15條配線rBLI＜0＞～rBLI＜14＞以沿著第2方向D2按照配線rBLI＜0＞、配線rBLI＜1＞、…、配線rBLI＜14＞之順序相互具有間隔地比鄰之方式依序設置。此處，配線rBLI＜k＞對應於配線BLI＜k＞，k為0至14之整數中之任一者。
配線rBLI＜0＞～rBLI＜14＞分別以沿著第1方向D1與配線BLI＜0＞～BLI＜14＞中對應之配線BLI具有間隔地比鄰之方式設置。例如，配線rBLI＜0＞～rBLI＜14＞各自之朝向與第1方向D1相反之方向一側之端面和配線BLI＜0＞～BLI＜14＞中對應之配線BLI之朝向第1方向一側之端面對向。
配線rBLI＜0＞～rBLI＜2＞分別於金屬配線層L1中，例如沿著第1方向D1，至少自感測放大器單元SAU＜3＞之上方之區域延伸至感測放大器單元SAU＜15＞之上方之區域。例如，配線rBLI＜0＞～rBLI＜2＞各自之朝向與第1方向D1相反之方向一側之端面沿著第2方向D2排列，且在第1方向D1上相互位於同一位置。
配線rBLI＜3＞～rBLI＜6＞分別於金屬配線層L1中，例如沿著第1方向D1，至少自感測放大器單元SAU＜7＞之上方之區域延伸至感測放大器單元SAU＜15＞之上方之區域。例如，配線rBLI＜3＞～rBLI＜6＞各自之朝向與第1方向D1相反之方向一側之端面沿著第2方向D2排列，且在第1方向D1上相互位於同一位置。
配線rBLI＜7＞～rBLI＜10＞分別於金屬配線層L1中，例如沿著第1方向D1，至少自感測放大器單元SAU＜11＞之上方之區域延伸至感測放大器單元SAU＜15＞之上方之區域。例如，配線rBLI＜7＞～rBLI＜10＞各自之朝向與第1方向D1相反之方向一側之端面沿著第2方向D2排列，且在第1方向D1上相互位於同一位置。
配線rBLI＜11＞～rBLI＜14＞分別於金屬配線層L1中，例如沿著第1方向D1，至少於感測放大器單元SAU＜15＞之上方之區域延伸。例如，配線rBLI＜11＞～rBLI＜14＞各自之朝向與第1方向D1相反之方向一側之端面沿著第2方向D2排列，且在第1方向D1上相互位於同一位置。
此處，配線BLI＜k＞及配線rBLI＜k＞例如對應於將圖10中所圖示之配線cBLI＜k＞沿著與第1方向D1垂直之面分斷所得者，k為0至14之整數中之任一者。更具體而言，當k為0至2時，配線BLI＜k＞及配線rBLI＜k＞例如對應於將圖10中所圖示之配線cBLI＜k＞沿著圖11中所圖示之區域Cut0分斷所得者。當k為3至6時，配線BLI＜k＞及配線rBLI＜k＞例如對應於將圖10中所圖示之配線cBLI＜k＞沿著圖11中所圖示之區域Cut1分斷所得者。當k為7至10時，配線BLI＜k＞及配線rBLI＜k＞例如對應於將圖10中所圖示之配線cBLI＜k＞沿著圖11中所圖示之區域Cut2分斷所得者。當k為11至14時，配線BLI＜k＞及配線rBLI＜k＞例如對應於將圖10中所圖示之配線cBLI＜k＞沿著圖11中所圖示之區域Cut3分斷所得者。此時，例如，配線BLI＜k＞之寬度與配線rBLI＜k＞之寬度係相同之寬窄，k為0至14之整數中之任一者。此處，配線BLI＜k＞及配線rBLI＜k＞之寬度對應於配線BLI＜k＞及配線rBLI＜k＞之第2方向D2上之長度。再者，如上所述之配線BLI＜k＞及配線rBLI＜k＞之形成例如可藉由光微影步驟及蝕刻而實現。
於金屬配線層L0中，沿著第1方向D1延伸之匯流排DBUS0-1、DBUS1-1、DBUS2-1及DBUS3-1沿著第1方向D1具有間隔地依序設置。匯流排DBUS0-1中朝向第1方向D1一側之端面和匯流排DBUS1-1中朝向與第1方向D1相反之方向一側之端面對向。同樣地，匯流排DBUS1-1中朝向第1方向D1一側之端面和匯流排DBUS2-1中朝向與第1方向D1相反之方向一側之端面對向。同樣地，匯流排DBUS2-1中朝向第1方向D1一側之端面和匯流排DBUS3-1中朝向與第1方向D1相反之方向一側之端面對向。
匯流排DBUS0-1於金屬配線層L0中，例如沿著第1方向D1，至少自感測放大器單元SAU＜0＞之上方之區域延伸至感測放大器單元SAU＜3＞之上方之區域且比配線rBLI＜0＞～rBLI＜2＞之朝向與第1方向相反之方向一側之端面所處位置更靠第1方向D1側之區域。
匯流排DBUS1-1於金屬配線層L0中，例如沿著第1方向D1，至少自感測放大器單元SAU＜4＞之上方之區域延伸至感測放大器單元SAU＜7＞之上方之區域且比配線rBLI＜3＞～rBLI＜6＞之朝向與第1方向相反之方向一側之端面所處位置更靠第1方向D1側之區域。
匯流排DBUS2-1於金屬配線層L0中，例如沿著第1方向D1，至少自感測放大器單元SAU＜8＞之上方之區域延伸至感測放大器單元SAU＜11＞之上方之區域且比配線rBLI＜7＞～rBLI＜10＞之朝向與第1方向相反之方向一側之端面所處位置更靠第1方向D1側之區域。
匯流排DBUS3-1於金屬配線層L0中，例如沿著第1方向D1，至少自感測放大器單元SAU＜12＞之上方之區域延伸至感測放大器單元SAU＜15＞之上方之區域且比配線rBLI＜11＞～rBLI＜14＞之朝向與第1方向相反之方向一側之端面所處位置更靠第1方向D1側之區域。
此處，匯流排DBUS0-1、DBUS1-1、DBUS2-1及DBUS3-1例如對應於將圖10中所圖示之匯流排cDBUS沿著與第1方向D1垂直之面分斷所得者。此時，例如，匯流排DBUS0-1、DBUS1-1、DBUS2-1及DBUS3-1各自之寬度互為相同之寬窄。此處，匯流排DBUS0-1、DBUS1-1、DBUS2-1及DBUS3-1之寬度對應於匯流排DBUS0-1、DBUS1-1、DBUS2-1及DBUS3-1之第2方向D2上之長度。
進而，於金屬配線層L0中，設置有沿著第2方向D2延伸之配線ML0、ML1、ML2及ML3。
配線ML0於金屬配線層L0中，例如沿著第2方向D2，至少自感測放大器單元SAU＜3＞與配線rBLI＜1＞於第3方向D3上重疊之區域延伸至匯流排DBUS0-1。再者，配線ML0亦能以與匯流排DBUS0-1成為一體而形成曲軸形狀之方式形成。
配線ML1於金屬配線層L0中，例如沿著第2方向D2，至少自匯流排DBUS1-1延伸至感測放大器單元SAU＜7＞與配線rBLI＜5＞於第3方向D3上重疊之區域。再者，配線ML1亦能以與匯流排DBUS1-1成為一體而形成曲軸形狀之方式形成。
配線ML2於金屬配線層L0中，例如沿著第2方向D2，至少自匯流排DBUS2-1延伸至感測放大器單元SAU＜11＞與配線rBLI＜9＞於第3方向D3上重疊之區域。再者，配線ML2亦能以與匯流排DBUS2-1成為一體而形成曲軸形狀之方式形成。
配線ML3於金屬配線層L0中，例如沿著第2方向D2，至少自匯流排DBUS3-1延伸至感測放大器單元SAU＜15＞與配線rBLI＜13＞於第3方向D3上重疊之區域。再者，配線ML3亦能以與匯流排DBUS3-1成為一體而形成曲軸形狀之方式形成。
配線BLI＜0＞～BLI＜15＞例如分別與參照圖10對配線cBLI＜0＞～cBLI＜15＞所作說明同樣地，連接於感測放大器單元SAU＜0＞～SAU＜15＞中對應之感測放大器單元SAU。
感測放大器單元SAU＜0＞例如於感測放大器單元SAU＜0＞與匯流排DBUS0-1在第3方向D3上重疊之區域，經由將半導體基板40與金屬配線層L0中之配線連接之接觸插塞CP0c，連接於匯流排DBUS0-1。再者，於圖11中，為了簡潔起見，未圖示出接觸插塞CP0c。同樣地，感測放大器單元SAU＜1＞～SAU＜3＞分別亦連接於匯流排DBUS0-1。
和上文中所說明之各感測放大器單元SAU＜0＞～SAU＜3＞與匯流排DBUS0-1之間之連接同樣地，感測放大器單元SAU＜4＞～SAU＜7＞分別連接於匯流排DBUS1-1，感測放大器單元SAU＜8＞～SAU＜11＞分別連接於匯流排DBUS2-1，感測放大器單元SAU＜12＞～SAU＜15＞分別連接於匯流排DBUS3-1。
匯流排DBUS0-1連接於配線ML0，配線ML0例如於配線ML0與配線rBLI＜1＞在第3方向D3上重疊之區域，經由將金屬配線層L0中之配線與金屬配線層L1中之配線連接之接觸插塞CP1b，連接於配線rBLI＜1＞。再者，於圖11中，為了簡潔起見，未圖示出接觸插塞CP1b。
和上文中所說明之自匯流排DBUS0-1經由配線ML0向配線rBLI＜1＞之連接同樣地，匯流排DBUS1-1經由配線ML1連接於配線rBLI＜5＞，匯流排DBUS2-1經由配線ML2連接於配線rBLI＜9＞，匯流排DBUS3-1經由配線ML3連接於配線rBLI＜13＞。
以上所說明之匯流排DBUS0-1、配線ML0及配線rBLI＜1＞對應於圖8所示之DBUS0。同樣地，匯流排DBUS1-1、配線ML1及配線rBLI＜5＞對應於圖8所示之DBUS1，匯流排DBUS2-1、配線ML2及配線rBLI＜9＞對應於圖8所示之DBUS2，匯流排DBUS3-1、配線ML3及配線rBLI＜13＞對應於圖8所示之DBUS3。
於上文中，關於感測放大器單元SAU＜0＞～SAU＜15＞、以及匯流排DBUS0、DBUS1、DBUS2及DBUS3之佈局，列舉一例詳細地進行了說明。於感測放大器模組12中，能如圖11所示設置配線BLI＜0＞～BLI＜15＞及感測放大器單元SAU＜0＞～SAU＜15＞，從而能實現如參照圖11所作詳細說明之連接關係。此處，於圖11中所圖示之佈局中，例如，用於配線BLI＜k＞與感測放大器單元SAU＜k＞之連接之接觸插塞CP1a以隨著k自0至15變成較大之整數而朝向第2方向D2之方向之方式排列。再者，參照圖11詳細地進行了說明之佈局只不過是一例，於感測放大器模組12中，亦可形成與圖11中所圖示之佈局未必一致之佈局。例如，關於上述配線BLI＜0＞～BLI＜15＞、配線rBLI＜0＞～rBLI＜14＞、匯流排DBUS0-1～DBUS3-1及配線ML0～ML3之端面位置及延伸區域等亦只不過是例示，並不限定於上述情形。進而，於上文中，設定為配線ML0、ML1、ML2及ML3設置於金屬配線層L0而進行了說明，但亦可設定為配線ML0、ML1、ML2及ML3設置於其他層。
圖12係用以比較第1實施形態之半導體記憶裝置1中金屬配線層L0及L1中之配線之寬度之圖。
於圖12中，表示出了感測放大器模組12所處區域之金屬配線層L0及L1中之配線之寬度、資料暫存器13所處區域之金屬配線層L0及L1中之配線之寬度。如圖所示，於感測放大器模組12所處區域，金屬配線層L0中之配線之寬度寬於金屬配線層L1中之配線之寬度。因此，第1實施形態之半導體記憶裝置1中，可於金屬配線層L0中，將上述配線ML0～ML3以與匯流排DBUS0-1～DBUS3-1成為一體而形成曲軸形狀之方式設置。另一方面，於資料暫存器13所處區域，金屬配線層L0中之配線之寬度窄於金屬配線層L1中之配線之寬度。
圖13、圖14及圖15係表示圖8所示之第1實施形態之半導體記憶裝置1中感測放大器單元SAU＜0＞～SAU＜15＞、以及匯流排DBUS0、DBUS1、DBUS2及DBUS3之佈局之另一例之圖。
於圖11所示之佈局之例中，可將若干條配線作為屏蔽配線而使用。作為屏蔽配線而發揮功能之配線例如被電壓產生電路23將電壓固定。例如，與圖11中所圖示之配線rBLI＜1＞比鄰之配線rBLI＜0＞及rBLI＜2＞可如圖13所示，作為相對於配線rBLI＜1＞之屏蔽配線sBLI＜0＞及sBLI＜2＞而使用。
於圖13中，表示出了相對於匯流排DBUS0中包含之配線rBLI＜1＞設置屏蔽配線之情形之例，但本實施形態並不限定於此。例如，亦可相對於作為傳輸資料之配線之配線rBLI＜1＞、rBLI＜5＞、rBLI＜9＞及rBLI＜13＞中之1條或複數條，如此設置屏蔽配線。例如，可於配線rBLI＜1＞與配線rBLI＜5＞之間、配線rBLI＜5＞與配線rBLI＜9＞之間、及配線rBLI＜9＞與配線rBLI＜13＞之間，分別設置至少1條屏蔽配線。亦可在設置相對於某配線rBLI之屏蔽配線時，僅將與該配線比鄰之2條配線中之一條作為屏蔽配線而使用。進而，作為屏蔽配線而使用之配線並不限定於此種比鄰之配線。
圖14所示之佈局之例相當於在圖11所示之佈局之例中，使用複數條配線ML4將配線rBLI＜0＞～rBLI＜2＞並聯連接之佈局。
配線ML4例如於金屬配線層L2中，以沿著第1方向D1具有間隔地排列之方式設置有複數條，配線ML4例如分別沿著第2方向D2，自配線rBLI＜0＞之上方之區域延伸至配線rBLI＜2＞之上方之區域。配線ML4分別經由接觸插塞CP2a連接於配線rBLI＜0＞～rBLI＜2＞。再者，於圖14中，為了簡潔起見，未圖示出接觸插塞CP2a。
於圖14中，表示出了匯流排DBUS0中包含之配線rBLI＜1＞與比鄰之配線rBLI並聯連接之情形之例，但本實施形態並不限定於此。例如，配線rBLI＜1＞、rBLI＜5＞、rBLI＜9＞及rBLI＜13＞中之1條或複數條亦可如此般，與比鄰之配線rBLI並聯連接。如此相互並聯連接之配線rBLI之條數並不限定於為圖14中所圖示之3條之情形，例如亦可為2條或4條等任意條數。
進而，關於配線rBLI＜1＞、rBLI＜5＞、rBLI＜9＞及rBLI＜13＞中之1條或複數條，亦可將參照圖13所說明之屏蔽配線與參照圖14所說明之並聯連接組合而使用。
於圖15中，圖示出了將圖11中所圖示之配線rBLI＜2＞作為相對於配線rBLI＜1＞之屏蔽配線sBLI＜2＞而使用，並將配線rBLI＜0＞並聯連接於配線rBLI＜1＞之情形之例。配線rBLI＜0＞與配線rBLI＜1＞使用複數條配線ML5而並聯連接。除了複數條配線ML5例如分別沿著第2方向D2，自配線rBLI＜0＞之上方之區域延伸至配線rBLI＜1＞之上方之區域此點以外，複數條配線ML5與參照圖14所說明之複數條配線ML4相同。
圖16係表示圖7所示之第1實施形態之比較例之半導體記憶裝置中匯流排cDBUS及複數個鎖存電路XDL之佈局之一例之圖。
於資料暫存器所處區域，16個鎖存電路XDL＜0＞～XDL＜15＞以沿著第1方向D1按照鎖存電路XDL＜0＞、鎖存電路XDL＜1＞、…、鎖存電路XDL＜15＞之順序相互比鄰之方式依序設置。
圖10中所圖示之匯流排cDBUS於經過感測放大器單元SAU＜15＞之上方之區域後，如圖16所示，於金屬配線層L1中，沿著第1方向D1，至少自鎖存電路XDL＜0＞之上方之區域延伸至鎖存電路XDL＜15＞之上方之區域。
匯流排cDBUS例如於鎖存電路XDL＜0＞與匯流排cDBUS在第3方向D3上重疊之區域，經由將金屬配線層L1中之配線與金屬配線層L0中之配線連接之接觸插塞CP1c、金屬配線層L0中之配線、及將金屬配線層L0中之配線與半導體基板40連接之接觸插塞CP0d，連接於鎖存電路XDL＜0＞。再者，於圖16中，為了簡潔起見，在經由接觸插塞CP1c、金屬配線層L0中之配線、及接觸插塞CP0d之連接中，僅圖示出了接觸插塞CP1c。同樣地，匯流排cDBUS分別連接於鎖存電路XDL＜1＞～XDL＜15＞。
圖17係表示圖8所示之第1實施形態之半導體記憶裝置1中匯流排DBUS及複數個鎖存電路XDL之佈局之一例之圖。
於資料暫存器13所處區域，16個鎖存電路XDL＜0＞～XDL＜15＞以沿著第1方向D1按照鎖存電路XDL＜0＞、鎖存電路XDL＜1＞、…、鎖存電路XDL＜15＞之順序相互比鄰之方式依序設置。
圖11中所圖示之配線rBLI＜1＞於經過感測放大器單元SAU＜15＞之上方之區域後，如圖17所示，於金屬配線層L1中，沿著第1方向D1，至少自鎖存電路XDL＜0＞之上方之區域延伸至鎖存電路XDL＜3＞之上方之區域。
圖11中所圖示之配線rBLI＜5＞於經過感測放大器單元SAU＜15＞之上方之區域後，如圖17所示，於金屬配線層L1中，沿著第1方向D1，至少自鎖存電路XDL＜0＞之上方之區域延伸至鎖存電路XDL＜7＞之上方之區域。
圖11中所圖示之配線rBLI＜9＞於經過感測放大器單元SAU＜15＞之上方之區域後，如圖17所示，於金屬配線層L1中，沿著第1方向D1，至少自鎖存電路XDL＜0＞之上方之區域延伸至鎖存電路XDL＜11＞之上方之區域。
圖11中所圖示之配線rBLI＜13＞於經過感測放大器單元SAU＜15＞之上方之區域後，如圖17所示，於金屬配線層L1中，沿著第1方向D1，至少自鎖存電路XDL＜0＞之上方之區域延伸至鎖存電路XDL＜15＞之上方之區域。
配線rBLI＜1＞例如於鎖存電路XDL＜0＞與配線rBLI＜1＞在第3方向D3上重疊之區域，經由將金屬配線層L1中之配線與金屬配線層L0中之配線連接之接觸插塞CP1d、金屬配線層L0中之配線、及將金屬配線層L0中之配線與半導體基板40連接之接觸插塞CP0e，連接於鎖存電路XDL＜0＞。再者，於圖17中，為了簡潔起見，在經由接觸插塞CP1d、金屬配線層L0中之配線、及接觸插塞CP0e之連接中，僅圖示出了接觸插塞CP1d。同樣地，配線rBLI＜1＞分別連接於鎖存電路XDL＜1＞～XDL＜3＞。
同樣地，配線rBLI＜5＞連接於鎖存電路XDL＜4＞～XDL＜7＞，配線rBLI＜9＞連接於鎖存電路XDL＜8＞～XDL＜11＞，配線rBLI＜13＞連接於鎖存電路XDL＜12＞～XDL＜15＞。
[動作例]  其次，對第1實施形態之半導體記憶裝置1中使用上述匯流排DBUS0～DBUS3之資料傳輸動作詳細地進行說明。以下，列舉圖6所示之鎖存電路SDL與鎖存電路XDL之間之資料傳輸動作為示例詳細地進行說明，關於感測放大器單元SAU中其他鎖存電路與鎖存電路XDL之間之資料傳輸動作，亦同樣如此。
圖18係自圖6中所圖示之電路構成圖提取和鎖存電路SDL與鎖存電路XDL之間之資料傳輸動作相關聯的電路構成所得之電路構成圖。再者，於圖18中，表示出了圖6中省略之例如作為n通道MOS電晶體之電晶體13b。電晶體13b之第1端子連接於(未圖示之)電壓源，電晶體13b之第2端子連接於匯流排DBUS。對電晶體13b之閘極施加控制信號DPC。
圖18中所圖示之鎖存電路SDL包含鎖存部SLU。鎖存部SLU對應於與圖6中所圖示之節點LAT_S及INV_S連接之變流器12m及12n。如圖所示，鎖存部SLU具有與圖6中所圖示之節點LAT_S對應之正轉資料端子S，且具有與圖6中所圖示之節點INV_S對應之反轉資料端子SN。
圖18中所圖示之鎖存電路XDL包含例如作為n通道MOS電晶體之電晶體13a、及鎖存部XLU。鎖存部XLU例如與鎖存部SLU同樣地，具有將一輸入與另一輸出連接之2個變流器電路，且具有與上述正轉資料端子S對應之正轉資料端子X、及與上述反轉資料端子SN對應之反轉資料端子XN。電晶體13a之第1端子連接於匯流排DBUS，電晶體13a之第2端子連接於反轉資料端子XN。對電晶體13a之閘極施加控制信號XTI。
當控制信號LPC為H位準時，電晶體12q成為接通狀態，匯流排LBUS得到預充電。又，當控制信號DPC為H位準時，電晶體13b成為接通狀態，匯流排DBUS得到預充電。
當控制信號STL為H位準時，電晶體12p成為接通狀態，能進行鎖存電路SDL之正轉資料端子S與匯流排LBUS之間之資料傳輸。又，當控制信號STI為H位準時，電晶體12o成為接通狀態，能進行鎖存電路SDL之反轉資料端子SN與匯流排LBUS之間之資料傳輸。
當控制信號DSW為H位準時，電晶體12r成為接通狀態，能進行匯流排LBUS與匯流排DBUS之間之資料傳輸。當控制信號XTI為H位準時，電晶體13a成為接通狀態，能進行匯流排DBUS與反轉資料端子XN之間之資料傳輸。
以上所說明之控制信號DPC及XTI例如亦由序列發生器21產生。
圖19係表示自鎖存電路XDL至鎖存電路SDL之資料傳輸動作中之各種控制信號之電壓及對各種電路構成要素施加之電壓之時間變化的一例之時序圖。對鎖存電路SDL之資料寫入於正轉資料端子S及反轉資料端子SN均可進行。例如，於對正轉資料端子S進行資料寫入之情形時，將正轉資料端子S預先設定為H位準，於對反轉資料端子SN進行資料寫入之情形時，將反轉資料端子SN預先設定為H位準。於圖19中，作為對反轉資料端子SN之資料寫入，表示出了於與H位準對應之資料之傳輸後進行與L位準對應之資料之傳輸之情形之例。
首先，對與H位準對應之資料之傳輸動作進行說明。
藉由於時刻t1使控制信號DPC成為H位準，匯流排DBUS被預充電而成為H位準。然後，藉由於時刻t2使控制信號XTI成為H位準，與鎖存電路XDL之反轉資料端子XN為H位準相應地，匯流排DBUS維持H位準。
另一方面，藉由於時刻t1使控制信號LPC成為H位準，匯流排LBUS被預充電而成為H位準。然後，藉由於時刻t2使控制信號DSW成為H位準，與匯流排DBUS為H位準相應地，匯流排LBUS維持H位準。
又，藉由於時刻t2使控制信號STI成為H位準，與匯流排LBUS為H位準相應地，鎖存電路SDL之反轉資料端子SN維持預先設定之H位準。
其次，對與L位準對應之資料之傳輸動作進行說明。
藉由於時刻t11使控制信號DPC成為H位準，匯流排DBUS被預充電而成為H位準。然後，藉由於時刻t12使控制信號XTI成為H位準，與鎖存電路XDL之反轉資料端子XN為L位準相應地，匯流排DBUS自H位準變成L位準。
另一方面，藉由於時刻t11使控制信號LPC成為H位準，匯流排LBUS被預充電而成為H位準。然後，藉由於時刻t12使控制信號DSW成為H位準，與藉由上述控制信號XTI之控制而傳輸資料之匯流排DBUS為L位準相應地，匯流排LBUS自H位準變成L位準。
又，藉由於時刻t12使控制信號STI成為H位準，與匯流排LBUS為L位準相應地，鎖存電路SDL之反轉資料端子SN自預先設定之H位準變成L位準。
藉由如此控制控制信號DPC、XTI、LPC、DSW及STI之電壓，鎖存電路XDL之反轉資料端子XN中保持之資料被傳輸至鎖存電路SDL之反轉資料端子SN。
圖20係表示自鎖存電路SDL至鎖存電路XDL之資料傳輸動作中之各種控制信號之電壓及對各種電路構成要素施加之電壓之時間變化的一例之時序圖。對鎖存電路XDL之資料寫入於正轉資料端子X及反轉資料端子XN均可進行。例如，於對正轉資料端子X進行資料寫入之情形時，將正轉資料端子X預先設定為H位準，於對反轉資料端子XN進行資料寫入之情形時，將反轉資料端子XN預先設定為H位準。於圖20中，作為對反轉資料端子XN之資料寫入，表示出了於與H位準對應之資料之傳輸後進行與L位準對應之資料之傳輸之情形之例。又，此處，表示出了鎖存電路SDL中保持之資料自反轉資料端子SN輸出之情形之例。
首先，對與H位準對應之資料之傳輸動作進行說明。
藉由於時刻t21使控制信號LPC成為H位準，匯流排LBUS被預充電而成為H位準。然後，藉由於時刻t22使控制信號STI成為H位準，與鎖存電路SDL之反轉資料端子SN為H位準相應地，匯流排LBUS維持H位準。
其次，藉由於時刻t23使控制信號DPC成為H位準，匯流排DBUS被預充電而成為H位準。然後，藉由於時刻t24使控制信號DSW成為H位準，與匯流排LBUS為H位準相應地，匯流排DBUS維持H位準。
又，藉由於時刻t24使控制信號XTI成為H位準，與匯流排DBUS為H位準相應地，鎖存電路XDL之反轉資料端子XN維持預先設定之H位準。
其次，對與L位準對應之資料之傳輸動作進行說明。
藉由於時刻t31使控制信號LPC成為H位準，匯流排LBUS被預充電而成為H位準。然後，藉由於時刻t32使控制信號STI成為H位準，與鎖存電路SDL之反轉資料端子SN為L位準相應地，匯流排LBUS自H位準變成L位準。
其次，藉由於時刻t33使控制信號DPC成為H位準，匯流排DBUS被預充電而成為H位準。然後，藉由於時刻t34使控制信號DSW成為H位準，與匯流排LBUS為L位準相應地，匯流排DBUS自H位準變成L位準。
又，藉由於時刻t34使控制信號XTI成為H位準，與匯流排DBUS為L位準相應地，鎖存電路XDL之反轉資料端子XN自預先設定之H位準變成L位準。
藉由如此控制控制信號LPC、STI、DPC、DSW及XTI之電壓，鎖存電路SDL之反轉資料端子SN中保持之資料被傳輸至鎖存電路XDL之反轉資料端子XN。
圖21係表示圖7所示之第1實施形態之比較例之半導體記憶裝置中自16個感測放大器單元SAU至16個鎖存電路XDL之資料傳輸動作之一例之電流波形圖。該波形圖例如係藉由計測包含上述半導體記憶裝置之晶片之消耗電流而獲得。再者，關於自16個鎖存電路XDL至16個感測放大器單元SAU之資料傳輸動作，亦能獲得相同之波形圖。關於圖22至圖24，亦同樣如此。
如圖7所示，於第1實施形態之比較例之半導體記憶裝置中，16個感測放大器單元SAU＜0＞～SAU＜15＞分別經由同一條匯流排cDBUS連接於鎖存電路XDL＜0＞～XDL＜15＞中對應之鎖存電路XDL。因此，於進行自16個感測放大器單元SAU＜0＞～SAU＜15＞各者至16個鎖存電路XDL＜0＞～XDL＜15＞中對應之鎖存電路XDL之資料傳輸動作之情形時，自各感測放大器單元SAU之資料傳輸動作係相互錯開時間而執行。即，每個感測放大器單元SAU之資料傳輸動作依序執行16次。於圖21所示之波形圖中，存在16個峰值，各峰值對應於自各感測放大器單元SAU之資料傳輸。
圖22係表示圖8所示之第1實施形態之半導體記憶裝置1中自16個感測放大器單元SAU至16個鎖存電路XDL之資料傳輸動作之一例之電流波形圖。該波形圖例如係藉由計測包含半導體記憶裝置1之晶片之消耗電流而獲得。再者，於圖22所示之電流波形圖中，縱軸之比例尺未必與圖21所示之電流波形圖一致。
如圖8所示，於第1實施形態之半導體記憶裝置1中，4個感測放大器單元SAU＜0＞～SAU＜3＞分別經由同一條匯流排DBUS0連接於4個鎖存電路XDL＜0＞～XDL＜3＞中對應之鎖存電路XDL。4個感測放大器單元SAU＜4＞～SAU＜7＞分別經由同一條匯流排DBUS1連接於4個鎖存電路XDL＜4＞～XDL＜7＞中對應之鎖存電路XDL。4個感測放大器單元SAU＜8＞～SAU＜11＞分別經由同一條匯流排DBUS2連接於4個鎖存電路XDL＜8＞～XDL＜11＞中對應之鎖存電路XDL。4個感測放大器單元SAU＜12＞～SAU＜15＞分別經由同一條匯流排DBUS3連接於4個鎖存電路XDL＜12＞～XDL＜15＞中對應之鎖存電路XDL。
因此，關於各匯流排DBUS0、DBUS1、DBUS2及DBUS3，在進行自連接於該匯流排之4個感測放大器單元SAU各者至對應之鎖存電路XDL之資料傳輸動作之情形時，自各感測放大器單元SAU之資料傳輸動作係相互錯開時間而執行。即，關於各匯流排DBUS0、DBUS1、DBUS2及DBUS3，每個感測放大器單元SAU之資料傳輸動作依序執行4次。
於圖22所示之波形圖中，存在4個峰值。例如，4個峰值中之第1個峰值對應於經由各匯流排DBUS0、DBUS1、DBUS2及DBUS3自最初之感測放大器單元SAU之資料傳輸。4個峰值中之第2個峰值對應於經由各匯流排DBUS0、DBUS1、DBUS2及DBUS3自第2個感測放大器單元SAU之資料傳輸。4個峰值中之第3個峰值對應於經由各匯流排DBUS0、DBUS1、DBUS2及DBUS3自第3個感測放大器單元SAU之資料傳輸。4個峰值中之第4個峰值對應於經由各匯流排DBUS0、DBUS1、DBUS2及DBUS3自第4個感測放大器單元SAU之資料傳輸。
[效果]  於上述第1實施形態之比較例之半導體記憶裝置中，如參照圖10及圖16所作說明，16個感測放大器單元SAU＜0＞～SAU＜15＞共通連接於1條匯流排cDBUS，該1條匯流排cDBUS上共通連接有與感測放大器單元SAU＜0＞～SAU＜15＞各自1對1地對應之16個鎖存電路XDL＜0＞～XDL＜15＞。即，16個感測放大器單元SAU＜0＞～SAU＜15＞分別經由同一條匯流排cDBUS連接於對應之鎖存電路XDL。一般而言，於推進半導體記憶裝置之微細化之情形時，會採用如此般使更多之感測放大器單元SAU及鎖存電路XDL經由同一條匯流排而連接之構成。該匯流排例如被用作資料傳輸路徑，更多之感測放大器單元SAU及鎖存電路XDL共用資料傳輸路徑。
因此，上述比較例之半導體記憶裝置中，例如於進行自16個感測放大器單元SAU＜0＞～SAU＜15＞各者至16個鎖存電路XDL＜0＞～XDL＜15＞中對應之鎖存電路XDL之資料傳輸動作之情形時，如參照圖21所作說明，自各感測放大器單元SAU之資料傳輸動作係相互錯開時間而執行。即，每個感測放大器單元SAU之資料傳輸動作依序執行16次。於此種資料傳輸動作中，自最初之感測放大器單元SAU開始資料傳輸起至最後之感測放大器單元SAU完成資料傳輸為止之時間隨著將同一條匯流排用作資料傳輸路徑之感測放大器單元SAU之個數變多而變長。
另一方面，於第1實施形態之半導體記憶裝置1中，少於16個例如4個感測放大器單元SAU＜0＞～SAU＜3＞共通連接於1條匯流排DBUS0，該1條匯流排DBUS0上共通連接有與感測放大器單元SAU＜0＞～SAU＜3＞各自1對1地對應之4個鎖存電路XDL＜0＞～XDL＜3＞。即，4個感測放大器單元SAU＜0＞～SAU＜3＞分別經由同一條匯流排DBUS0連接於對應之鎖存電路XDL。同樣地，4個感測放大器單元SAU＜4＞～SAU＜7＞分別經由同一條匯流排DBUS1連接於對應之鎖存電路XDL。同樣地，4個感測放大器單元SAU＜8＞～SAU＜11＞分別經由同一條匯流排DBUS2連接於對應之鎖存電路XDL。同樣地，4個感測放大器單元SAU＜12＞～SAU＜15＞分別經由同一條匯流排DBUS3連接於對應之鎖存電路XDL。
如此，於第1實施形態之半導體記憶裝置1中，將同一條匯流排用作資料傳輸路徑之感測放大器單元SAU之個數比上述第1實施形態之比較例之半導體記憶裝置少。而且，於第1實施形態之半導體記憶裝置1中，16個感測放大器單元SAU＜0＞～SAU＜15＞與16個鎖存電路XDL＜0＞～XDL＜15＞之間之資料傳輸能藉由4條匯流排DBUS0～DBUS3而並行執行。即，關於各匯流排DBUS0～DBUS3，每個感測放大器單元SAU之資料傳輸動作依序執行4次。此表示，與上述第1實施形態之比較例之半導體記憶裝置相比，資料傳輸動作4倍高速化。因此，根據第1實施形態之半導體記憶裝置1，能使感測放大器模組12與資料暫存器13之間之資料傳輸動作高速化。
進而，於第1實施形態之半導體記憶裝置1中，如參照圖14所作說明，例如與匯流排DBUS0對應之配線rBLI＜1＞可藉由設置配線ML4，而與比鄰之配線rBLI並聯連接。藉由此種並聯連接，能降低匯流排DBUS0之電阻值。藉由如此降低匯流排DBUS0～DBUS3之電阻值，於第1實施形態之半導體記憶裝置1中，能使上述資料傳輸動作進一步高速化。
又，第1實施形態之半導體記憶裝置1中，例如在藉由連接於LBUS之邏輯運算電路，進行經由作為上述資料傳輸路徑之匯流排之運算之情形時，能使經由LBUS與運算電路之間之資料傳輸之速度比第1實施形態之比較例之半導體記憶裝置更高速化。
此處，上述第1實施形態之比較例之半導體記憶裝置中之匯流排cDBUS如參照圖10所作說明，於感測放大器模組所處區域，設置於金屬配線層L0中。另一方面，第1實施形態之半導體記憶裝置1中之匯流排DBUS0～DBUS3如參照圖11所作說明，於感測放大器模組12所處區域，除了設置於金屬配線層L0中以外，還設置於金屬配線層L1中。例如，匯流排DBUS0對應於圖11中所圖示之金屬配線層L0中之匯流排DBUS0-1及配線ML0、以及金屬配線層L1中之配線rBLI＜1＞。同樣地，匯流排DBUS1對應於圖11中所圖示之金屬配線層L0中之匯流排DBUS1-1及配線ML1、以及金屬配線層L1中之配線rBLI＜5＞。同樣地，匯流排DBUS2對應於圖11中所圖示之金屬配線層L0中之匯流排DBUS2-1及配線ML2、以及金屬配線層L1中之配線rBLI＜9＞。同樣地，匯流排DBUS3對應於圖11中所圖示之金屬配線層L0中之匯流排DBUS3-1及配線ML3、以及金屬配線層L1中之配線rBLI＜13＞。
如參照圖11所作說明，配線rBLI＜1＞、rBLI＜5＞、rBLI＜9＞及rBLI＜13＞例如可藉由將金屬配線層L1中之配線分斷而形成。此種配線rBLI＜1＞、rBLI＜5＞、rBLI＜9＞及rBLI＜13＞之形成例如亦可如參照圖11所作說明，藉由將金屬配線層L1中之配線以一次複數條而非一次1條之方式分斷而實現。另一方面，匯流排DBUS0-1、DBUS1-1、DBUS2-1及DBUS3-1例如可藉由將金屬配線層L0中之配線分斷而形成。進而，配線ML0例如能以於金屬配線層L0中與匯流排DBUS0-1成為一體而形成曲軸形狀之方式形成。同樣地，配線ML1能以與匯流排DBUS1-1成為一體而形成曲軸形狀之方式形成，配線ML2能以與匯流排DBUS2-1成為一體而形成曲軸形狀之方式形成，配線ML3能以與匯流排DBUS3-1成為一體而形成曲軸形狀之方式形成。此種於金屬配線層L0中之配線ML0、ML1、ML2及ML3之形成可如參照圖12所作說明，藉由於感測放大器模組12所處區域，使金屬配線層L0中之配線之寬度寬於金屬配線層L1中之配線之寬度而實現。
藉由利用如此形成之配線及匯流排，於第1實施形態之半導體記憶裝置1中，能設置上述匯流排DBUS0、DBUS1、DBUS2及DBUS3。如此，於第1實施形態之半導體記憶裝置1中，例如能緩和在推進半導體記憶裝置之微細化之情形時產生之各配線層之制約。
[變化例]  於上文中，對16個感測放大器單元SAU＜0＞～SAU＜15＞和與該感測放大器單元SAU＜0＞～SAU＜15＞各自1對1地對應之16個鎖存電路XDL＜0＞～XDL＜15＞之間之連接關係詳細地進行了說明。然而，本實施形態之半導體記憶裝置1中之感測放大器單元SAU＜0＞～SAU＜15＞與鎖存電路XDL＜0＞～XDL＜15＞之間之連接關係並不限定於上述關係。
以下，圖示出了表示第1實施形態之第1變化例及第2變化例之半導體記憶裝置1中自16個感測放大器單元SAU至16個鎖存電路XDL之資料傳輸動作之一例之電流波形圖。再者，於以下所示之電流波形圖中，縱軸之比例尺未必與圖21或圖22所示之電流波形圖一致。
進而，以下，圖示出了第1實施形態之第3變化例之半導體記憶裝置1中感測放大器單元SAU＜0＞～SAU＜15＞、以及匯流排DBUS0、DBUS1、DBUS2及DBUS3之佈局之一例。
(1)第1變化例  圖23係表示第1實施形態之第1變化例之半導體記憶裝置1中自16個感測放大器單元SAU至16個鎖存電路XDL之資料傳輸動作之一例之電流波形圖。
於第1變化例中，例如，8個感測放大器單元SAU＜0＞～＜7＞分別經由同一條匯流排mDBUS0連接於8個鎖存電路XDL＜0＞～XDL＜7＞中對應之鎖存電路XDL。8個感測放大器單元SAU＜8＞～SAU＜15＞分別經由同一條匯流排mDBUS1連接於8個鎖存電路XDL＜8＞～XDL＜15＞中對應之鎖存電路XDL。
因此，關於各匯流排mDBUS0及mDBUS1，在進行自連接於該匯流排之8個感測放大器單元SAU各者至對應之鎖存電路XDL之資料傳輸動作之情形時，自各感測放大器單元SAU之資料傳輸動作係相互錯開時間而執行。即，關於各匯流排mDBUS0及mDBUS1，每個感測放大器單元SAU之資料傳輸動作依序執行8次。
於圖23所示之波形圖中，存在8個峰值。例如，8個峰值中之第1個峰值對應於經由各匯流排mDBUS0及mDBUS1自最初之感測放大器單元SAU之資料傳輸。8個峰值中之第2個峰值對應於經由各匯流排mDBUS0及mDBUS1自第2個感測放大器單元SAU之資料傳輸。以下，同樣如此。
(2)第2變化例  圖24係表示第1實施形態之第2變化例之半導體記憶裝置中自16個感測放大器單元SAU至16個鎖存電路XDL之資料傳輸動作之一例之電流波形圖。
於第2變化例中，例如，6個感測放大器單元SAU＜0＞～＜5＞分別經由同一條匯流排mDBUS2連接於6個鎖存電路XDL＜0＞～XDL＜5＞中對應之鎖存電路XDL。5個感測放大器單元SAU＜6＞～SAU＜10＞分別經由同一條匯流排mDBUS3連接於5個鎖存電路XDL＜6＞～XDL＜10＞中對應之鎖存電路XDL。5個感測放大器單元SAU＜11＞～SAU＜15＞分別經由同一條匯流排mDBUS4連接於5個鎖存電路XDL＜11＞～XDL＜15＞中對應之鎖存電路XDL。
因此，關於各匯流排mDBUS2、mDBUS3及mDBUS4，在進行自連接於該匯流排之複數個感測放大器單元SAU各者至對應之鎖存電路XDL之資料傳輸動作之情形時，自各感測放大器單元SAU之資料傳輸動作係相互錯開時間而執行。即，關於匯流排mDBUS2，每個感測放大器單元SAU之資料傳輸動作依序執行6次，關於各匯流排mDBUS3及mDBUS4，每個感測放大器單元SAU之資料傳輸動作依序執行5次。
於圖24所示之波形圖中，存在6個峰值。第6個峰值之大小為第1個至第5個峰值之大小之約三分之一之大小。例如，第1個峰值對應於經由各匯流排mDBUS2、mDBUS3及mDBUS4自最初之感測放大器單元SAU之資料傳輸。第2個峰值對應於經由各匯流排mDBUS2、mDBUS3及mDBUS4自第2個感測放大器單元SAU之資料傳輸。以下，至第5個峰值為止均同樣如此。第6個峰值對應於經由匯流排mDBUS2自第6個感測放大器單元SAU之資料傳輸。
(3)第3變化例  圖25係表示第1實施形態之第3變化例之半導體記憶裝置1中感測放大器單元SAU＜0＞～SAU＜15＞、以及匯流排DBUS0、DBUS1、DBUS2及DBUS3之佈局之一例之圖。以下，以與圖11中所圖示之佈局不同之點為中心進行說明。
於圖25之例中，除了代替圖11中所圖示之配線BLI＜11＞～BLI＜15＞及配線rBLI＜11＞～rBLI＜14＞而設置了配線mBLI＜11＞～mBLI＜15＞，代替圖11中所圖示之匯流排DBUS3-1而設置了匯流排mDBUS3-1，以及未設置圖11中所圖示之配線ML3該等點以外，其他與圖11之例相同。此處，配線mBLI＜k＞對應於感測放大器單元SAU＜k＞，k為11至15之整數中之任一者。
配線mBLI＜11＞～mBLI＜15＞除了分別於金屬配線層L1中，例如沿著第1方向D1，至少自感測放大器單元SAU＜0＞之上方之區域延伸至感測放大器單元SAU＜15＞之上方之區域此點以外，其他與參照圖11所說明之各配線BLI＜11＞～BLI＜15＞相同。
匯流排mDBUS3-1除了於金屬配線層L0中，例如沿著第1方向D1，至少自感測放大器單元SAU＜12＞之上方之區域經過感測放大器單元SAU＜15＞之上方之區域而延伸此點以外，其他與參照圖11所說明之匯流排DBUS3-1相同。
配線mBLI＜11＞～mBLI＜15＞分別與參照圖11對配線BLI＜11＞～BLI＜15＞所作說明同樣地，連接於感測放大器單元SAU＜11＞～SAU＜15＞中對應之感測放大器單元SAU。
與參照圖11所作說明同樣地，感測放大器單元SAU＜11＞連接於匯流排DBUS2-1，匯流排DBUS2-1經由配線ML2連接於配線rBLI＜9＞。
感測放大器單元SAU＜12＞～SAU＜15＞分別和參照圖11所說明之與匯流排DBUS3-1之連接同樣地，連接於匯流排mDBUS3-1。匯流排mDBUS3-1對應於圖8所示之DBUS3。
匯流排mDBUS3-1與參照圖16所說明之匯流排cDBUS同樣地，經過感測放大器單元SAU＜15＞之上方之區域後，於金屬配線層L1中，沿著第1方向D1，至少自鎖存電路XDL＜0＞之上方之區域延伸至鎖存電路XDL＜15＞之上方之區域。匯流排mDBUS3-1與參照圖16對匯流排cDBUS所作說明同樣地，連接於各鎖存電路XDL＜12＞～XDL＜15＞。
於上文中，對代替圖11中所圖示之配線BLI＜11＞～BLI＜15＞及配線rBLI＜11＞～rBLI＜14＞而設置了配線mBLI＜11＞～mBLI＜15＞之情形進行了說明。然而，亦可不設置配線mBLI＜11＞～mBLI＜15＞而設置配線BLI＜11＞～BLI＜15＞及配線rBLI＜11＞～rBLI＜14＞。於該情形時，配線BLI＜11＞～BLI＜15＞分別與參照圖11所作說明同樣地，連接於感測放大器單元SAU＜11＞～SAU＜15＞中對應之感測放大器單元SAU。
＜其他實施形態＞  於本說明書中，“連接”係指電性連接，不排除例如中間介置其他元件之情形。
又，本說明書中所使用之例如“感測放大器模組”、“感測放大器單元”、“感測放大器電路”及“資料暫存器”等名稱及以包含於其中之方式進行說明之構成要素之組合只不過是為了方便對實施形態進行說明。
於上文中，對若干個實施形態進行了說明，該等實施形態係作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施形態可採用其他各種形態加以實施，且可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍及主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。  [相關申請案]
本申請案享有以日本專利申請案2019-42720號(申請日：2019年3月8日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:半導體記憶裝置 3:記憶體控制器 4:記憶體系統 5:主機裝置 11:記憶單元陣列 12:感測放大器模組 12a～12j、12o～12r、13a、13b:n通道MOS電晶體 12k:p通道MOS電晶體 12l:電容器元件 12m、12n:變流器 13:資料暫存器 14:行解碼器 15:列解碼器 16:輸入輸出電路 17:狀態暫存器 18:位址暫存器 19:指令暫存器 20:邏輯控制電路 21:序列發生器 22:就緒/忙碌控制電路 23:電壓產生電路 31:主機介面單元 32:中央處理單元 33:隨機存取記憶體 34:唯讀記憶體 35:記憶體介面單元 40:半導體基板 41、42、49、LI:導電體 43:記憶柱 44:半導體 45:隧道絕緣層 46:電荷儲存層 47:阻擋絕緣層 48:接觸插塞 121:預充電電路 122:匯流排開關 BL:位元線 BLI、cBLI、rBLI、mBLI、ML0、ML1、 ML2、ML3、ML4、ML5:配線 BLK:塊 cel:記憶單元部 CP0、CP1、CP1a、CP1c、CP1d、CP2:接觸插塞 CU:單元組集 Cut0、Cut1、Cut2、Cut3:區域 G:閘極電極 L0、L1、L2:金屬配線層 LBUS、DBUS、cDBUS、DBUS0、DBUS1、DBUS2、DBUS3、DBUS0-1、DBUS1-1、DBUS2-1、DBUS3-1、mDBUS3-1:匯流排 MT:記憶單元電晶體 NS:NAND串 S、X:正轉資料端子 S/D:源極區域或汲極區域 SAC:感測放大器電路 SAU:感測放大器單元 sBLI:屏蔽配線 SCOM、INV_S、SEN、LAT_S:節點 SDL、UDL、LDL、XDL:鎖存電路 SGD、SGS:選擇閘極線 SL:源極線 SLU、XLU:鎖存部 SN、XN:反轉資料端子 ST:選擇電晶體 SU:串單元 Tr:電晶體 WL:字元線
圖1係表示包含第1實施形態之半導體記憶裝置之記憶體系統的構成之一例之方塊圖。  圖2係表示第1實施形態之半導體記憶裝置之構成之一例的方塊圖。  圖3係表示第1實施形態之半導體記憶裝置中之記憶單元陣列的電路構成之一例之圖。  圖4係表示第1實施形態之半導體記憶裝置中之記憶單元陣列的截面構造之一部分之一例之圖。  圖5係表示第1實施形態之半導體記憶裝置中之感測放大器模組及資料暫存器之構成之一例的方塊圖。  圖6係表示第1實施形態之半導體記憶裝置中之感測放大器模組的電路構成之一部分之一例之圖。  圖7係表示第1實施形態之比較例之半導體記憶裝置中複數個感測放大器單元SAU與複數個鎖存電路XDL之間之連接關係之一例的圖。  圖8係表示第1實施形態之半導體記憶裝置中複數個感測放大器單元SAU與複數個鎖存電路XDL之間之連接關係之一例的圖。  圖9係表示第1實施形態之半導體記憶裝置之截面構造之一例的圖。  圖10係表示第1實施形態之比較例之半導體記憶裝置中複數個感測放大器單元SAU及匯流排cDBUS之佈局之一例之圖。  圖11係表示第1實施形態之半導體記憶裝置中複數個感測放大器單元SAU及匯流排DBUS之佈局之一例之圖。  圖12係用以比較第1實施形態之半導體記憶裝置中各金屬配線層中之配線之寬度之圖。  圖13係表示第1實施形態之半導體記憶裝置中複數個感測放大器單元SAU及匯流排DBUS之佈局之另一例之圖。  圖14係表示第1實施形態之半導體記憶裝置中複數個感測放大器單元SAU及匯流排DBUS之佈局之另一例之圖。  圖15係表示第1實施形態之半導體記憶裝置中複數個感測放大器單元SAU及匯流排DBUS之佈局之另一例之圖。  圖16係表示第1實施形態之比較例之半導體記憶裝置中匯流排cDBUS及複數個鎖存電路XDL之佈局之一例之圖。  圖17係表示第1實施形態之半導體記憶裝置中匯流排DBUS及複數個鎖存電路XDL之佈局之一例之圖。  圖18係表示第1實施形態之半導體記憶裝置中和鎖存電路SDL與鎖存電路XDL之間之資料傳輸動作相關聯的電路構成之一例之圖。  圖19係表示第1實施形態之半導體記憶裝置中自鎖存電路XDL至鎖存電路SDL之資料傳輸動作中之各種控制信號之電壓及對各種電路構成要素施加之電壓之時間變化的一例之時序圖。  圖20係表示第1實施形態之半導體記憶裝置中自鎖存電路SDL至鎖存電路XDL之資料傳輸動作中之各種控制信號之電壓及對各種電路構成要素施加之電壓之時間變化的一例之時序圖。  圖21係表示第1實施形態之比較例之半導體記憶裝置中自16個感測放大器單元SAU至16個鎖存電路XDL之資料傳輸動作之一例之電流波形圖。  圖22係表示第1實施形態之半導體記憶裝置中自16個感測放大器單元SAU至16個鎖存電路XDL之資料傳輸動作之一例之電流波形圖。  圖23係表示第1實施形態之第1變化例之半導體記憶裝置中自16個感測放大器單元SAU至16個鎖存電路XDL之資料傳輸動作之一例之電流波形圖。  圖24係表示第1實施形態之第2變化例之半導體記憶裝置中自16個感測放大器單元SAU至16個鎖存電路XDL之資料傳輸動作之一例之電流波形圖。  圖25係表示第1實施形態之第3變化例之半導體記憶裝置中複數個感測放大器單元SAU及匯流排DBUS之佈局之一例之圖。
11:記憶單元陣列
BLI、rBLI、ML0、ML1、ML2、ML3:配線
CP1a:接觸插塞
Cut0、Cut1、Cut2、Cut3:區域
DBUS0-1、DBUS1-1、DBUS2-1、DBUS3-1:匯流排
L0、L1:金屬配線層
SAU:感測放大器單元
XDL:鎖存電路

Claims (18)

  1. 一種半導體記憶裝置，其具備：  第1記憶單元；  第1配線，其連接於上述第1記憶單元，於第1配線層中沿著第1方向延伸；  第1感測放大器，其連接於上述第1配線；  第2配線，其連接於上述第1感測放大器，於上述第1配線層中沿著上述第1方向延伸；及  第1鎖存電路，其連接於上述第2配線；且  上述第1配線中朝向上述第1方向一側之端面和上述第2配線中朝向與上述第1方向相反之方向一側之端面對向。
  2. 如請求項1之半導體記憶裝置，其進而具備第2配線層中之第3配線，  上述第3配線連接於上述第1感測放大器與上述第2配線，且與上述第1配線層在積層方向上位於不同位置。
  3. 如請求項2之半導體記憶裝置，其中上述第3配線沿著上述第1方向延伸，且  上述半導體記憶裝置進而具備第4配線，上述第4配線連接於上述第3配線與上述第2配線，於上述第2配線層中沿著與上述第1方向相交之第2方向延伸。
  4. 如請求項2之半導體記憶裝置，其中上述第3配線之寬度寬於上述第1配線之寬度。
  5. 如請求項1之半導體記憶裝置，其中上述第1配線之寬度與上述第2配線之寬度為相同之寬窄。
  6. 如請求項1之半導體記憶裝置，其進而具備相對於上述第2配線之屏蔽配線。
  7. 如請求項1之半導體記憶裝置，其進而具備並聯連接於上述第2配線之配線。
  8. 如請求項7之半導體記憶裝置，其進而具備相對於上述第2配線之屏蔽配線。
  9. 如請求項1之半導體記憶裝置，其進而具備：  第2記憶單元；  第5配線，其連接於上述第2記憶單元，於上述第1配線層中沿著上述第1方向延伸；  第2感測放大器，其連接於上述第5配線；及  第2鎖存電路，其經由上述第2配線連接於上述第2感測放大器。
  10. 如請求項9之半導體記憶裝置，其進而具備第2配線層中之第3配線，  上述第3配線連接於上述第1感測放大器、上述第2感測放大器及上述第2配線，且與上述第1配線層在積層方向上位於不同位置。
  11. 如請求項9之半導體記憶裝置，其中上述第5配線中朝向上述第1方向一側之端面與上述第1配線中朝向上述第1方向一側之端面在上述第1方向上位於同一位置。
  12. 如請求項9之半導體記憶裝置，其進而具備於上述第1配線層中沿著上述第1方向延伸之第6配線，且  上述第5配線中朝向上述第1方向一側之端面和上述第6配線中朝向與上述第1方向相反之方向一側之端面對向，  上述第6配線為屏蔽配線。
  13. 如請求項12之半導體記憶裝置，其中上述第6配線中朝向與上述第1方向相反之方向一側之端面和上述第2配線中朝向與上述第1方向相反之方向一側之端面在上述第1方向上位於同一位置。
  14. 如請求項9之半導體記憶裝置，其進而具備於上述第1配線層中沿著上述第1方向延伸之第6配線，且  上述第5配線中朝向上述第1方向一側之端面和上述第6配線中朝向與上述第1方向相反之方向一側之端面對向，  上述第2配線與上述第6配線並聯連接。
  15. 如請求項14之半導體記憶裝置，其中上述第6配線中朝向與上述第1方向相反之方向一側之端面和上述第2配線中朝向與上述第1方向相反之方向一側之端面在上述第1方向上位於同一位置。
  16. 如請求項14之半導體記憶裝置，其進而具備：  第3記憶單元；  第7配線，其連接於上述第3記憶單元，於上述第1配線層中沿著上述第1方向延伸；  第3感測放大器，其連接於上述第7配線；  第3鎖存電路，其經由上述第2配線連接於上述第3感測放大器；及  第8配線，其於上述第1配線層中沿著上述第1方向延伸；且  上述第7配線中朝向上述第1方向一側之端面和上述第8配線中朝向與上述第1方向相反之方向一側之端面對向，  上述第8配線係為屏蔽配線。
  17. 如請求項2之半導體記憶裝置，其進而具備：  第4感測放大器；  第9配線，其連接於上述第4感測放大器，於上述第2配線層中沿著上述第1方向延伸；及  第4鎖存電路，其連接於上述第9配線；且  上述第3配線沿著上述第1方向延伸，  上述第3配線中朝向上述第1方向一側之端面和上述第9配線中朝向與上述第1方向相反之方向一側之端面對向。
  18. 如請求項3之半導體記憶裝置，進而具備：  第5感測放大器；  第10配線，其連接於上述第5感測放大器，於上述第2配線層中沿著上述第1方向延伸；及  第5鎖存電路，其以不經由於上述第2配線層中沿著上述第2方向延伸之配線之方式連接於上述第10配線。
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